對于做過DDR模塊的PCB工程師來說有沒有過這樣的體驗，在板子小密度高的情況下，要是突然發(fā)現(xiàn)原理圖上沒有那一大把地址信號的端接電阻，他們的心情一定會是這樣的…

掐指一算，基本上一個DDR的通道，地址控制信號加起來差不多達到20根，也就是說硬件工程師的小手一揮，對于PCB工程師就是一筆福利，尤其在目前板上走線密度越來越大，層數(shù)越來越少的情況下，PCB工程師差點就是給你一個大大的擁抱。當然從成本的角度看，要是一個板子有好幾個DDR通道，而且是大批量生產(chǎn)的話，你們的老板估計也會給你們加個雞腿吧。

但是爽歸爽，端接電阻卻不是說去掉就能去掉的，你要去掉的前提肯定是要保證能夠跑通！這對于速率高的DDR模塊，例如DDR4，而且一個通道有4個顆粒的DDR模塊來說，問一下作為硬件工程師的你們，敢試試嗎？

我們先說點輕松的吧，一般來說，常用的1拖4的DDR拓撲結(jié)構(gòu)一般有兩種，就是我們常見的fly-by拓撲和T拓撲，他們大概的示意圖如下所示：

當然兩者都可以加上相應(yīng)的端接電阻來組成一個更為完善的拓撲，從外形來看，F(xiàn)ly-by拓撲是從頭到尾進行串聯(lián)的組合，T拓撲是以控制器到每個顆粒時間大致相等為前提的組合。關(guān)于這兩種拓撲間的端接電阻如何選擇及相關(guān)的原理，可以觀看高速先生下面這個很詳細的端接視頻哈。

那么本案例來了，因為項目需要大批量的生產(chǎn)，因此客戶想實現(xiàn)盡量省成本的DDR4模塊設(shè)計，省成本的意思是對于DDR4模塊來說，客戶提出了能不能把地址信號的端接電阻省掉，由于省掉端接電阻之后，那么同時也可以節(jié)省一個VTT的電源轉(zhuǎn)換芯片，也就是我們經(jīng)常說的1.2V轉(zhuǎn)0.6V給VTT端接電阻供電的電源。很顯然這是一個非常規(guī)的設(shè)計，尤其對于2400Mbps的DDR4而言。高速先生其實之前也很少遇到這樣的客戶需求，在這么高速的DDR4模塊中，而且還是4個顆粒的情況下，高速先生也是慢慢去嘗試不同的拓撲帶來的效果。

當然一開始高速先生還是希望在比較傳統(tǒng)的Fly-by拓撲中實現(xiàn)，就是以下的拓撲了。

但是在這個傳統(tǒng)的單面放置4個顆粒的Fly-by拓撲中，高速先生并沒有得到想要的答案，它的波形說明了在Fly-by拓撲中基本上不太可能做到。

那么是不是就不能實現(xiàn)了呢？從上面Fly-by拓撲不加端接電阻的眼圖結(jié)果來看，差的可不是一丁半點，F(xiàn)ly-by拓撲走不通，高速先生因此（也只能）把眼光轉(zhuǎn)向T拓撲，經(jīng)過詳細的前期評估（此處忽略N個字哈），高速先生狠下心把拓撲定成如下的樣子：

沒錯，就是上面的這種T拓撲，而且是正反貼的T拓撲，從空間利用來看它會更有優(yōu)勢，你可以認為它只需要上面單面貼的Fly-by拓撲的一半位置就可以啦。那么它的信號質(zhì)量到底能不能比Fly-by拓撲好呢？

之所以要打這個廣告，就是想讓大家先去看看高速先生隊長的端接視頻，看看能不能從中得到一些靈感哈。好了，那我們精心設(shè)計的T拓撲的信號質(zhì)量到底能不能比Fly-by拓撲好呢？我們給出了它的驗證結(jié)果，讓我們驚訝的是（在我們的意料之內(nèi)），居然還是不錯的。

這讓高速先生看到了4個DDR顆粒也可以不用端接電阻的可能性，因此高速先生在T拓撲的結(jié)構(gòu)中再進行仔細的優(yōu)化，包括阻抗優(yōu)化，長度優(yōu)化，疊層優(yōu)化等等一系列的操作之后，大膽的完成了該設(shè)計并進行投板驗證，客戶調(diào)試后反饋過來的結(jié)果也讓大家松了一口氣。

高速先生到最后有必要再多說兩句哈，無論如何，去掉端接電阻的DDR設(shè)計我們都認為是非常規(guī)的設(shè)計，最好不要只通過單純的設(shè)計進行保證，如果大家真的有這樣的想法和需求的話，最好的方式就是…

— end —

本期提問：大家有沒有類似你們認為非常規(guī)的DDR設(shè)計經(jīng)歷呢？