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襯底彎曲度可以通過管理單個外延層中的平面內(nèi)應變來控制

（映維網(wǎng)Nweon?2023年05月17日）對于半導體LED，不同襯底彎曲度會產(chǎn)生性能的影響。通常，我們希望減少外延生長的半導體層中的應變，例如壓縮或拉伸應變，因為應變可能增加缺陷密度，從而增加有源區(qū)中的非輻射復合。應變同時可以引起其他效應，如壓電極化和自發(fā)極化引起的極化狀態(tài)。

在名為“Strain management of iii-p micro-led epitaxy towards higher efficiency and low bow”的專利申請中，Meta表示Micro LED晶片的襯底彎曲度可以通過管理單個外延層中的平面內(nèi)應變來控制。

在一個實施例中，特定外延層可以生長為具有壓縮應變，而一個或多個其他外延層可以生長為具有拉伸應變。具有拉伸應變的外延層的厚度可以足夠高，使得拉伸應變可以對抗其他外延層的壓縮應變，從而減小包括外延層的Micro LED晶片的凈應變和彎曲。由于可以實現(xiàn)低襯底彎曲度，Micro LED晶片與背板的結(jié)合可以更容易、更準確和更可靠。

在一個實施例中，用于應變平衡和襯底彎曲度減小的拉伸應變p型半導體層可以致使在高操作電流密度和升高溫度下的Micro LED效率提高。

圖11A示出了用于Micro LED晶片的紅色Micro LED的外延結(jié)構(gòu)1100的示例。在所示的示例中，外延結(jié)構(gòu)1100可以包括GaAs襯底1110，其可以是n摻雜的或未摻雜的。GaAs襯底1110可以不具有應變或低拉伸應變。

在一個實施例中，緩沖層可以生長在GaAs襯底1110上，其中緩沖層可以是未摻雜的或n摻雜的。外延結(jié)構(gòu)1100同時可以包括使用諸如VPE、LPE、MBE或MOCVD的技術在GaAs襯底1110（或緩沖層）上外延生長的n型層1120、MQW層1130和p型層1140。

在各種實施例中，n型層1120可以包括一個或多個層，例如n接觸層（InGaAlP層）和n包覆層（InAlP層）。N型層1120可以具有壓縮平面內(nèi)應變，并且可以具有大約幾百納米的厚度，例如在大約100nm和數(shù)微米之間。

MQW層1130可以包括，一個或多個InGaP量子阱層和兩個或更多個InGaAlP量子勢壘層。量子阱層和量子勢壘層可以是未摻雜的或者可以是無意摻雜的。MQW層1130可以具有壓縮平面內(nèi)應變，或者可以在特定層中具有壓縮應變，在其他層具有拉伸應變。

每個MQW層1130可以具有低厚度，例如小于幾十納米或小于幾納米（5nm、4nm或更?。?。MQW層1130中的薄層可以幫助降低驅(qū)動信號的正向偏置電壓。P型層1140同時可以包括一個或多個層，例如電子阻擋層、包層、P側(cè)結(jié)層和/或一個或更多個P接觸層。P型層1140可以具有壓縮平面內(nèi)應變，并且可以具有大約幾百納米的厚度。

如圖11B所示，Micro LED晶片的外延層的壓縮應變可導致Micro LED晶片的高襯底彎曲度。晶片彎曲可能取決于晶片尺寸、外延層的厚度和外延層中的應變水平。例如對于6英寸晶片，具有壓縮平面內(nèi)應變的3微米厚的外延結(jié)構(gòu)可能導致約80至90微米的晶片彎曲。Micro LED晶片的大襯底彎曲度形可能使得將Micro LED晶片與CMOS背板對準和鍵合非常困難。

在一個實施例中，其上生長有外延層的Micro LED晶片的襯底彎曲度形可以通過管理單個外延層中的平面內(nèi)應變來控制。

如圖11A所述，特定外延層可以生長為具有壓縮應變，而一個或多個其它外延層可以生長為具有拉伸應變。具有拉伸應變的外延層的厚度可以足夠高，使得外延層的拉伸應變可以對抗其他外延層的壓縮應變，從而減小具有外延層的Micro LED晶片的彎曲。

圖12A示出了一個外延結(jié)構(gòu)1200，以在用于紅色Micro LED的Micro LED晶片上具有平衡應變。在所示的示例中，外延結(jié)構(gòu)1200可以包括GaAs襯底1210，其可以是n摻雜的或未摻雜的。

在一個實施例中，緩沖層可以生長在GaAs襯底1210上，其中緩沖層可以是未摻雜的或n摻雜的。GaAs襯底1210可以不具有應變或低拉伸應變。外延結(jié)構(gòu)1200還可以包括使用諸如VPE、LPE、MBE或MOCVD的技術在GaAs襯底1210（或緩沖層）上外延生長的n型層1220、MQW層1230和p型層1240。

在各種實施例中，n型層1220可以包括一個或多個外延層，例如n接觸（InGaAlP）層和n包層（In AlP）層。N型層1220可以具有壓縮平面內(nèi)應變，并且可以具有大約幾百納米到大約幾微米的厚度。

MQW層1230可以包括一個或多個InGaP量子阱層和兩個或更多個InGaAlP量子勢壘層。MQW層1230可以具有壓縮平面內(nèi)應變，或者可以在特定層中具有壓縮應變，在其他層具有拉伸應變。每個MQW層1230可以具有低厚度，例如小于幾十納米或小于幾納米（例如約5nm、4nm或更?。?/p>

薄MQW層可以有助于降低驅(qū)動信號的正向偏置電壓。P型層1240同時可以包括一個或多個層，例如電子阻擋層、包層、P側(cè)結(jié)層和/或一個或更多個P接觸層。p型層1240的一個或多個層可以具有拉伸平面內(nèi)應變，并且可以具有在大約50nm和大約1000nm之間，使得外延層中的壓縮應變和拉伸應變可以相互抵消，從而減小微LED晶片的彎曲。

圖12B示出了包括應變平衡外延結(jié)構(gòu)1200的Micro LED晶片可以具有很少或沒有晶片襯底彎曲度。曲線1250示出了包括外延結(jié)構(gòu)1200的6英寸晶片可以是基本上平坦的。例如，總晶片襯底彎曲度形可以小于約20μm、小于約10μm、少于約5μm或更低。

因此，將包括外延結(jié)構(gòu)1200的Micro LED晶片對準并鍵合到CMOS背板可能容易得多。鍵合同時可以更準確和更可靠。

通過改變外延層的晶格常數(shù)，可以在外延層中引入壓縮應變或拉伸應變，使得外延層和相鄰層的晶格常數(shù)之間存在失配。當外延層的晶格常數(shù)低于相鄰層的晶格常量時，相鄰層可能拉拽外延層的晶體晶格，因此外延層中可能存在拉伸應變。

當外延層的晶格常數(shù)大于相鄰層的晶格常量時，相鄰層可能壓縮外延層的晶體晶格，因此在外延層中可能存在壓縮應變。

外延層的晶格常數(shù)可以通過改變外延層的組成來改變，例如InxGayAlzP0.5材料中In、Ga或Al的濃度。

在圖13中，橫軸對應于不同半導體材料的晶格常數(shù)，主縱軸對應于半導體材料的能帶隙，并且第二垂直軸示出了與能帶隙相對應的波長。由實線劃定的區(qū)域1310對應于直接間隙半導體材料，而由虛線劃定的區(qū)域1320對應于間接間隙半導體材料。

圖13中的線1330示出了具有與GaAs的晶格常數(shù)匹配的晶格常數(shù)（例如約5.65?）的半導體材料，其可以用作生長紅色Micro LED的外延層的襯底。

如圖所示，（AlxGa1-x）0.25In0.25P0.5可以具有與GaAs的晶格常數(shù)相匹配的晶格常數(shù)，因此可以在GaAs襯底上外延生長，并且?guī)缀鯖]有缺陷或應變。當外延層的材料的晶格常數(shù)低于下層的晶格常數(shù)時，由于外延層和下層的晶格常量之間的差異，生長在下層上的外延層可能經(jīng)歷拉伸應變。

例如，對于生長在GaAs襯底上的紅色Micro LED，可以通過使用具有較短晶格常數(shù)的AlGaInP、AlInP或GaInP半導體材料的某些組成，例如圖13中的線1330左側(cè)的AlGaIn P、AlIn P或GaIn P材料，從而在外延層中引入拉伸應變。

圖14示出了在外延結(jié)構(gòu)1100和外延結(jié)構(gòu)1200中使用的半導體材料。

可以在外延結(jié)構(gòu)1100中使用圓形1402內(nèi)的材料。例如，圖14中的第一材料1410可以用作n型層1120的材料。其中，所述材料的晶格常數(shù)可以大于在其上生長n型層1110的GaAs襯底的晶格常數(shù)，使得n型層1120可以具有壓縮應變。

圖14中的第二材料1420可以用作MQW層1130的材料，其可以具有大于其上生長有MQW層1140的第一材料1410的晶格常數(shù)的晶格常數(shù)，并且因此MQW層1170同樣可以具有壓縮應變。

圖14中的第三材料1430可以用作p型層1140的材料，其晶格常數(shù)可以大于在其上生長p型層114的第二材料1420的晶格常數(shù)，因此p型層1.140同樣可以具有壓縮應變。因此，外延結(jié)構(gòu)1100可以具有高的整體壓縮應變。

在圖14所示的示例中，對于MQW層1130，第一材料1410和第三材料1430的能帶隙可以相似，并且可以高于第二材料1420的能帶間隙。

相反，在外延結(jié)構(gòu)1200中可以使用圓形1404內(nèi)的材料。例如，圖14中的第一材料1410可以用作n型層1220的材料。其中，所述材料的晶格常數(shù)可以大于在其上生長n型層1.22的GaAs襯底的晶格常數(shù)，使得n型層12.2可以具有壓縮應變。

圖14中的第二材料1420可以用作MQW層1230的材料，其可以具有大于在其上生長MQW層1.23的第一材料1410的晶格常數(shù)的晶格常數(shù)，并且因此MQW層12.3同樣可以具有壓縮應變。

圖14中的第四材料1440可以用作p型層1240的材料，其可以具有比在其上生長p型層1230的第二材料1420的晶格常數(shù)短的晶格常數(shù)，并且因此p型層1140可以具有拉伸應變。

在一個實施例中，第四材料1440可以具有更高的Al或Ga濃度和/或更低的In濃度。外延層中的壓縮應變和拉伸應變可以相互抵消，以減小凈應變，從而減小Micro LED晶片的襯底彎曲度。在圖14所示的示例中，用于p型層1240的第四材料1440的能帶隙可以高于第一材料1410和第二材料1420的能隙。

圖15A示出了InGaAlP/GaInP紅色Micro LED的能帶圖。InGaAlP/GaInP紅色Micro LED的示例可以由外延結(jié)構(gòu)1100制成。

曲線1510示出了n型層（例如，n型層1120）、MQW層（例如MQW層1130）和p型層（如，p型層1140）中的InGaAlP/GaInP紅色Micro LED的價帶。

曲線1520示出了n型層、MQW層和p型層中的InGaAlP/GaInP紅色Micro LED的導帶。如圖所示，電子的導帶能壘在p側(cè)可以是低的。這樣，當操作溫度增加時，p側(cè)的電子的導帶能壘可以進一步降低，因此載流子泄漏可以增加，LED的效率可以降低。因此，InGaAlP/GaInP紅色LED可能對溫度敏感，并且可能隨著操作溫度或注入電流密度的增加而具有大的IQE下降。

上述用于應變平衡和襯底彎曲度減小的拉伸應變p型半導體層，其可以導致在高操作電流密度和升高的溫度下實現(xiàn)Micro LED的效率提高。拉伸應變的p型半導體層可以導致p-n結(jié)的p側(cè)處的電子的更高勢壘。

例如，在高分辨率X射線衍射（XRD）圖中，衍射峰相對于襯底衍射峰在約1000弧秒處的拉伸應變層可以導致Micro LED的p側(cè)的勢壘高度增加至少30meV。在升高的溫度和/或高的操作電流密度下，勢壘高度的增加可導致較低的漏電流和較高的壁塞效率（WPE）。

圖15B示出了Micro LED的p側(cè)上的拉伸應變半導體層的InGaAlP/GaInP紅色Micro LED的能帶圖。

InGaAlP/GaInP紅色Micro LED可以由外延結(jié)構(gòu)1200制成。曲線1515示出了在n型層（例如，n型層1220）、MQW層（例如MQW層1230）和p型層（如p型層1240）中的InGaAlP/GaInP紅色Micro LED的價帶。

曲線1525示出了n型層、MQW層和p型層中的InGaAlP/GaInP紅色Micro LED的導帶。如圖所示，在p-n結(jié)構(gòu)的p型區(qū)域，拉伸應變的p型半導體層可以引起導帶高度的增加1522，這可以增加Micro LED的p-n結(jié)構(gòu)p側(cè)的勢壘的高度。這樣，可以減少漏電流，并且可以提高Micro LED的效率，特別是在更高的電流密度和更高的溫度下。

在一個實施例中，可以通過改變外延結(jié)構(gòu)的其他外延層中的壓縮應變來調(diào)節(jié)拉伸應變的程度，從而調(diào)節(jié)效率提高的程度。

例如，可以生長其他外延層以具有更高的壓縮應變，并且可以生長p型層以具有較高的拉伸應變，以對抗壓縮應變并平衡外延結(jié)構(gòu)的整體應變。其他外延層的壓縮應變越高，p側(cè)的拉伸應變可能需要越高才能在宏觀尺度上（在晶片水平上）控制襯底彎曲度，因此效率增益可能越高。

可以控制應變水平和應變外延層的厚度，以避免在Micro LED外延結(jié)構(gòu)的n側(cè)和p側(cè)形成失配位錯。

圖16示出了用于InGaAlP/InGaP紅色Micro LED的應變平衡外延層堆疊1600。

在所示的示例中，外延層堆疊1600可以包括襯底1610、n接觸層1620、n型層1625、MQW層1630、p型層1640和p接觸層1645。

襯底1610可以包括具有幾百微米（例如，約625μm）厚度的未摻雜、未應變的GaAs晶片，并且可以包括具有數(shù)百納米厚度的n摻雜和未應變的InGaAlP層。

N接觸層1620可以包括具有壓縮應變和厚度約150nm的N摻雜InGaAlP層。N型層1625可以包括具有壓縮應變和大約200nm厚度的N摻雜InAlP層。MQW層1630可以包括壓縮應變InGaAlP量子勢壘層和一個或多個壓縮應變InGaP量子阱層。

每個InGaP量子阱層可以位于兩個InGaAlP量子勢壘層之間，并且可以具有幾納米的厚度。每個InGaAlP量子勢壘層可以具有低厚度，例如小于幾十納米或小于幾納米。MQW層1630中的薄外延層可以幫助降低驅(qū)動信號的正向偏置電壓。

如上所述，在MQW層1630和p接觸之間的拉伸應變p摻雜層不僅可以平衡外延層堆疊1600中的應變以減小外延層堆疊的襯底彎曲度，但同時可以增加外延層堆疊1600的p側(cè)處的電子的勢壘，以減少漏電流并提高Micro LED的效率。

圖17A示出了用于InGaAlP/InGaP紅色Micro LED的應變平衡外延層堆疊1700。在所示的示例中，外延層堆疊1700可以類似于外延層堆疊1600，但可以在n型層中而不是在p型層中包括拉伸應變層1702。拉伸應變層1702可以具有在大約100nm和3000nm之間的厚度，例如大約200nm。

圖17B示出了用于InGaAlP/InGaP紅色Micro LED的應變平衡外延層堆疊1750。在所示的示例中，外延層堆疊1750可以類似于外延層堆疊1600，但可以包括在p型層中的拉伸應變層1752和在n型層中拉伸應變層1754。

在一個實施例中，拉伸應變層1752可以具有介于約50nm和約1000nm之間的厚度，例如介于約100nm和約350nm之間的。在另一個實施例中，拉伸應變層1754可以具有在大約100nm和3000nm之間的厚度，例如大約200nm。

圖18示出了制造應變平衡Micro LED晶片的方法流程圖1800。

在方框1810，可以在襯底上外延生長n型半導體層。

在方框1820，包括一個或多個量子阱層和多個量子勢壘層的有源區(qū)可以在n型半導體層上外延生長以形成MQW結(jié)構(gòu)。量子阱層和量子勢壘層可以是壓縮應變。

在方框1830，可以在有源區(qū)上外延生長p型半導體層。

可選地，在方框1840，可以蝕刻包括n型半導體層、有源區(qū)和p型半導體層的層堆疊，以形成用于各個Micro LED的各個臺面結(jié)構(gòu)。臺面結(jié)構(gòu)可以具有例如垂直的、圓錐形的、拋物線形的、向內(nèi)傾斜的或向外傾斜的臺面形狀。

可選地，在方框1850，包括n型半導體層、有源區(qū)和p型半導體層的Micro LED晶片可以鍵合到背板。可以使用各種鍵合技術來鍵合Micro LED晶片和背板。

如上文所述。由于Micro LED晶片的低襯底彎曲度，Micro LED晶片和背板的結(jié)合可以更容易、更準確、更可靠。

相關專利：Meta Patent | Strain management of iii-p micro-led epitaxy towards higher efficiency and low bow

名為“Strain management of iii-p micro-led epitaxy towards higher efficiency and low bow”的Meta專利申請最初在2021年10月提交，并在日前由美國專利商標局公布。

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