前言

低功耗的芯片設(shè)計(jì)是非常重要的，降低功耗最直接的目的就是延長由電池供電的電子產(chǎn)品的使用時(shí)間。比如手機(jī)，現(xiàn)在“充電五分鐘，通話兩小時(shí)”已是標(biāo)配，如果是“充電兩小時(shí)，通話五分鐘”，那場(chǎng)景簡直不忍直視；再比如電動(dòng)汽車，續(xù)航里程是非常重要的競(jìng)爭(zhēng)指標(biāo)。另外低功耗的芯片可以大幅提高設(shè)備的可靠性，以及降低封裝、散熱系統(tǒng)的成本。

DFT低功耗設(shè)計(jì)的重要性

隨著芯片規(guī)模和系統(tǒng)性能的發(fā)展，不斷增高的測(cè)試功耗也給芯片測(cè)試帶來了巨大挑戰(zhàn)。在Test Mode下芯片的動(dòng)態(tài)功耗往往比Function Mode時(shí)高出幾倍，原因在于：

(1) 測(cè)試功耗與邏輯翻轉(zhuǎn)率相關(guān)，與正常模式相比，測(cè)試模式CUT 中并行運(yùn)行的模塊數(shù)更多，全部節(jié)點(diǎn)跳變數(shù)為正常模式下的數(shù)倍，如果功耗太大，最極端的情況可能將芯片燒壞；

(2) 為提高測(cè)試質(zhì)量并減少測(cè)試時(shí)間，SoC 測(cè)試中高速測(cè)試 (At-speed Test) 與并行測(cè)試的方式使得芯片測(cè)試功耗激增；

(3) 片上集成的DFT邏輯在正常工作時(shí)處于off狀態(tài)，而測(cè)試時(shí)持續(xù)工作，動(dòng)態(tài)功耗相對(duì)增高；

(4) 掃描測(cè)試中，在shift和capture時(shí)，會(huì)導(dǎo)致 CUT 發(fā)生一些不必要的翻轉(zhuǎn)。

DFT低功耗設(shè)計(jì)除了解決上述問題，同時(shí)還可以降低IR drop。若IR drop太大，則會(huì)導(dǎo)致芯片測(cè)試驅(qū)動(dòng)能力不足，以至邏輯計(jì)算出錯(cuò)，很容易發(fā)生漏檢和誤檢，導(dǎo)致芯片良率和成品率降低。

常見的DFT低功耗設(shè)計(jì)介紹

如今，低功耗測(cè)試技術(shù)已經(jīng)成為DFT領(lǐng)域的研究熱點(diǎn)，近年來學(xué)術(shù)界和工業(yè)界研究人員對(duì)此做了大量的研究工作，涌現(xiàn)出很多低功耗測(cè)試方法與技術(shù)，主要包括以下三類：基于向量的低功耗測(cè)試技術(shù)、基于 DFT 的低功耗測(cè)試技術(shù)和低功耗測(cè)試調(diào)度技術(shù)，由于篇幅有限，以下僅介紹部分常見低功耗設(shè)計(jì)。

1、基于向量的低功耗測(cè)試技術(shù)

測(cè)試向量翻轉(zhuǎn)會(huì)導(dǎo)致 CUT 內(nèi)部節(jié)點(diǎn)發(fā)生狀態(tài)變換，是測(cè)試功耗的主要來源，從測(cè)試向量著手的低功耗測(cè)試方法包括低功耗ATPG、測(cè)試向量X填充、測(cè)試向量重排序和測(cè)試輸入控制等。

Test pattern的關(guān)心位（care bit）只占總cycle的5%-10%，而其中未指定的bit則會(huì)隨機(jī)生成0/1來進(jìn)行填充，若全填充0或全填充1，那么整條scan chain不會(huì)0101地 toggle，功耗因此降低。我們的pattern可能是0101序列，可以通過調(diào)整序列的方式改變?yōu)?110同樣達(dá)到測(cè)試的目的同時(shí)使toggle rate降低。

基于測(cè)試向量的低功耗測(cè)試技術(shù)比較容易實(shí)現(xiàn)，一般不需要在CUT上添加額外的邏輯，對(duì)測(cè)試過程和待測(cè)CUT性能影響較小，對(duì)動(dòng)態(tài)測(cè)試功耗優(yōu)化程度比較高。但這類技術(shù)僅在測(cè)試向量層面優(yōu)化測(cè)試功耗，難以控制靜態(tài)測(cè)試功耗，同時(shí)由于沒有充分考慮電路特性，優(yōu)化空間相對(duì)有限，在降低測(cè)試功耗上難以起決定性作用，因此常作為其它低功耗技術(shù)的補(bǔ)充。

2、基于DFT的低功耗測(cè)試技術(shù)

基于DFT的低功耗測(cè)試技術(shù)主要通過添加或修改DFT邏輯以實(shí)現(xiàn)降低掃描鏈或電路節(jié)點(diǎn)的翻轉(zhuǎn)，進(jìn)而降低測(cè)試功耗，包括掃描跳變阻塞（Toggle Suppression）、時(shí)鐘樹優(yōu)化、掃描鏈重構(gòu)、電路劃分和低功耗BIST等。

如圖2所示，在shift期間利用AND門（或OR門）阻止SFF的值傳播到組合邏輯時(shí)發(fā)生的翻轉(zhuǎn)，從而降低測(cè)試功耗。

基于 DFT 的低功耗測(cè)試技術(shù)在一定程度上增加了CUT的DFT Logic開銷和測(cè)試成本，可能還會(huì)延長測(cè)試時(shí)間并對(duì)CUT性能產(chǎn)生一定影響，但從電路層次對(duì)DFT進(jìn)行低功耗設(shè)計(jì)，測(cè)試功耗優(yōu)化效率非常高，實(shí)際應(yīng)用較為廣泛。

3、低功耗測(cè)試調(diào)度技術(shù)

并行測(cè)試可以減少SoC測(cè)試時(shí)間，但隨著芯片集成度的增長，SoC芯片內(nèi)嵌IP數(shù)目持續(xù)增多，各IP核并行測(cè)試所帶來的高功耗和高溫問題不可忽視，同時(shí)測(cè)試訪問端口與總線等資源的限制亦不足以支撐所有IP核并行測(cè)試，因此需要從全芯片層次考慮SoC系統(tǒng)的測(cè)試調(diào)度問題。

首先介紹MBIST中的分步測(cè)試法，如圖3所示，在Memory group時(shí)我們將memory進(jìn)行分組，在同一組中再進(jìn)行分步測(cè)試，如進(jìn)行step1 test時(shí)我們可以關(guān)閉其它部分的clock來降低動(dòng)態(tài)功耗，甚至可以關(guān)閉其它部分的電源進(jìn)一步降低靜態(tài)功耗和動(dòng)態(tài)功耗。

分步法同時(shí)也適用于掃描測(cè)試。如圖4所示，在本例中芯片內(nèi)部分為3個(gè)時(shí)鐘域，分別為clock_a(400Mhz)、clock_b(200Mhz)和clock_c(100Mhz)。對(duì)于多時(shí)鐘域SCAN的測(cè)試，一般來說會(huì)直接配置PLL為800Mhz，芯片內(nèi)部的分頻數(shù)值與Function模式保持一致，每個(gè)時(shí)鐘域各自插入異步的OCC。這樣做操作簡單，但測(cè)Transition Fault時(shí)的capture時(shí)鐘頻率高，導(dǎo)致功耗急劇升高，將引起MOS管電性參數(shù)漂移，使得SCAN測(cè)試失敗。

我們可以將OCC插在PLL后，通過分頻器（clock divider）將OCC的時(shí)鐘分成3個(gè)時(shí)鐘域，并在分頻器后加入時(shí)鐘選擇器（clock mux），該MUX將會(huì)為clock_b時(shí)鐘域和clock_c時(shí)鐘域選擇對(duì)應(yīng)的ATE clock或OCC clock。

如圖7所示，在Mode0模式下， PLL配置為400Mhz，此時(shí)clock_a時(shí)鐘域獲得了400Mhz的clock，其余電路得到了ATE clock，由此可對(duì)模塊a進(jìn)行測(cè)試。

在Mode1模式下，PLL配置為200Mhz，此時(shí)clock_a時(shí)鐘域和clock_b時(shí)鐘域獲得了200Mhz的clock，clock_c獲得了ATE clock，由此可在200Mhz時(shí)鐘下測(cè)得模塊a、模塊b以及模塊a與模塊b交互部分電路（此時(shí)需扣除Mode0中測(cè)試到的Fault）。

在Mode2模式下，PLL被配置為100Mhz，所有模塊均獲得了100Mhz的clock，從而可在100Mhz下對(duì)所有模塊進(jìn)行測(cè)試（需扣除Mode0和Mode1中測(cè)到的Fault）。

使用分步法可有效降低SCAN Transition Tset時(shí)的capture功耗，并且由于傳統(tǒng)方法對(duì)不同時(shí)鐘域之間的交互連接處測(cè)試點(diǎn)覆蓋不全，分步法還可以增加測(cè)試覆蓋率，但缺點(diǎn)是測(cè)試向量會(huì)增多，測(cè)試時(shí)間也會(huì)變長，導(dǎo)致測(cè)試成本增加。

除了分步法，還有一些其它方法可降低掃描測(cè)試過程中的功耗。在shift過程中，我們可以通過加不同數(shù)量的buffer cell這種方式將scan chains分成多個(gè)組，使得不同的scan chain在不同的上升沿toggle，這樣就可以降低功耗了。

掃描測(cè)試時(shí)capture通常是同一個(gè)clock domain的capture clock同時(shí)翻轉(zhuǎn)，和shift相比，capture采用高速時(shí)鐘，會(huì)在極短時(shí)間內(nèi)產(chǎn)生較大功耗。為解決這一問題，我們可以將同時(shí)capture的掃描鏈分開進(jìn)行capture，這樣就可以降低瞬時(shí)功耗。

低功耗測(cè)試調(diào)度在系統(tǒng)級(jí)考量SoC各芯核的測(cè)試規(guī)劃，只改變測(cè)試次序，不會(huì)對(duì)各待測(cè)IP核內(nèi)部測(cè)試結(jié)構(gòu)產(chǎn)生影響，易于通過軟件實(shí)現(xiàn)，測(cè)試硬件開銷低，同時(shí)還能從整體上控制芯片測(cè)試功耗，縮短測(cè)試時(shí)間，因此在SoC芯片實(shí)際測(cè)試中使用較多。

總結(jié)

為提高測(cè)試質(zhì)量與測(cè)試效率，實(shí)速測(cè)試與并行測(cè)試技術(shù)的引入使SoC測(cè)試功耗不斷升高，精確功耗或溫度評(píng)估模型、 有限測(cè)試資源訪問沖突和多目標(biāo)測(cè)試調(diào)度算法等問題仍需探索。這些難關(guān)仍需DFTer繼續(xù)攻克，加油吧，工程師們。