LPDDR5最高速率6400Mbps，1UI=156.25ps。無(wú)論是寫(xiě)或讀，1UI要被soc phy、dram和 interconnect分配。

wirting：

SOC LPDDR5 PHY: 輸出側(cè)的上升沿不是每次都完全一致，由于clk的抖動(dòng)和電源的波動(dòng)，會(huì)產(chǎn)生邊沿的jitter，吃掉一些margin。

Interconnect：互聯(lián)部分由于阻抗不匹配、ISI、crosstalk等等會(huì)導(dǎo)致信號(hào)衰減，信號(hào)變差，吃掉margin。

Dram：做為接收端，必須滿足一定的眼圖要求才能正確被接收到，也要占一些timing。