本章主要講解分立元件電源設(shè)計(jì)方案，采用FS-MP1A開發(fā)板作為設(shè)計(jì)講解平臺，用到的文檔資源主要有3個(gè)（可在上文ST官網(wǎng)或意法半導(dǎo)體stm32中國官網(wǎng)下載，此部分講解以官方文檔翻譯與參考設(shè)計(jì)為主，如翻譯或理解有誤，請以官方文檔為主）：

• AN5031（Application note）-Getting started with STM32MP151, STM32MP153
  and STM32MP157 line hardware development

• AN5256（Application note）- STM32MP151, STM32MP153 and STM32MP157
  discrete power supply hardware integration

• FS-MP1A開發(fā)板原理圖（意法半導(dǎo)體stm32中國官網(wǎng)）

2.1 電源方案簡介

1.端口(IOport)電壓（VDD）范圍為1.71 V~3.6 V。

2.內(nèi)核(VDDCORE)電壓范圍為1.18 V~1.25 V。

3.USB(VDD3V3_USBHS/VDD3V3_USBFS)電壓范圍為3.07 ~3.6 V。

4.內(nèi)部調(diào)整器被用于內(nèi)部模塊（注意:內(nèi)部調(diào)整器不能用于外部組件）

• DSI regulator產(chǎn)生1.2V電源, 通過VDD1V2_DSI_REG引腳輸出,用于內(nèi)部DSI
  PLL和VDD1V2_DSI_PHY引腳，范圍為1.15 V~1.26 V。

• 1V8 regulator產(chǎn)生1.8V電源，通過VDDA1V8_REG引腳輸出,可用于內(nèi)部USB HS
  PHY和供給VDDA1V8_DSI引腳。

• 1V1regulator產(chǎn)生1.1V電源，用于內(nèi)部USB HS PHY，外部VDD1V1_REG引腳需要增加去耦電容。

• 當(dāng)BYPASS_REG1V8 = VDD時(shí)，必須由外部提供VDDA1V8_REG。在這種情況下，工作電壓范圍是1.65 V~1.95 V。

5.實(shí)時(shí)時(shí)鐘(RTC)和備份寄存器可以從VBAT電壓供電，當(dāng)主VDD電源關(guān)閉。內(nèi)部電源會在VBAT和VDD之間自動(dòng)切換（VSW域），也用于供應(yīng)PI8,PC13, PC14, PC15管腳。

• VBAT電壓范圍為1.20 V~3.6 V。

• 當(dāng)VDD電壓大于VBAT電壓時(shí)，通過VBAT引腳將為外部備份電壓器件(超級電容器)提供一個(gè)小的充電電流。

2.2 ADC和DAC轉(zhuǎn)換器獨(dú)立電源和參考電壓
在電路板上給ADC、DAC與參考電壓提供一個(gè)經(jīng)過過濾與噪聲屏蔽的獨(dú)立電源，可以提高轉(zhuǎn)換精度與動(dòng)態(tài)范圍。

模擬工作電壓（VDDA）的范圍為1.71 V~3.6 V （當(dāng)VDDA大于或等于1.8 V時(shí)，DAC轉(zhuǎn)換器才能夠被使用）。

• 通過VDDA引腳為ADC/DAC/VREFBUF電壓提供輸入。

• 通過VSSA引腳提供一個(gè)隔離的電源接地連接。

• 通常情況下，VSSA引腳應(yīng)該外部連接到相同的供應(yīng)地VSS。

外部VREF：通過VREF+引腳可以提供給ADC/DAC轉(zhuǎn)換器一個(gè)單獨(dú)的外部參考電源，要求參考電源范圍為1.62 V~VDDA，DAC正常工作需要VREF+的電壓高于1.8V。

內(nèi)部VREF：通過VREFBUF（Reference manual中的Voltage reference buffer (VREFBUF)一章）可以使能內(nèi)部參考電壓。

• VREF+引腳電壓可設(shè)置為1.5 V、1.8 V、2.048 V和2.5 V。

• VREF+上的參考電壓也可用于外部使用（例如模擬比較器的參考電壓）。

注意:VREFBUF要求VDDA等于或高于VREF+ + 0.3V。

警告:當(dāng)可用時(shí)(取決于封裝)，VREF -引腳必須從外部連接到VSSA。

ADC模擬輸入開關(guān)的升壓：ADC輸入通過模擬開關(guān)復(fù)用，當(dāng)VDDA電源低于2.7 V時(shí)，模擬開關(guān)的性能降低。為了獲得最大的ADC模擬性能，可以為模擬開關(guān)提供VDD(如果高于2.7 V)或來自于VDDA的嵌入式3.3 V升壓器，通過SYSCFG_PMCR寄存器完成相關(guān)設(shè)置。

2.3 電池備份

為了保留備份寄存器、BKPSRAM和RETRAM的內(nèi)容，當(dāng)VDD關(guān)閉時(shí)，VBAT引腳可以連接到由電池或其他電源提供的備用電源。

VBAT引腳也為RTC單元供電，允許RTC即使在主數(shù)字電源(VDD)關(guān)閉時(shí)也能工作。VBAT電源的開關(guān)由復(fù)位塊內(nèi)嵌的電源關(guān)閉復(fù)位(PDR)電路控制。

如果在應(yīng)用程序中沒有使用外部電池，則需要從外部連接VBAT到VDD。

2.4 電壓調(diào)整器

如果BYPASS_REG1V8引腳連接VSS, 1.8V的LDO(用于USB和DSI)在上電復(fù)位后被使能。它不受LP-Stop/LPLV-Stop模式的影響，但在進(jìn)入待機(jī)模式后被禁用。

1.1V的LDO(用于USB)在上電復(fù)位后被使能。它不受LP-Stop/LPLV-Stop止模式的影響，但在進(jìn)入待機(jī)模式后被禁用。

1.2V的LDO(用于DSI)在系統(tǒng)復(fù)位后被禁用，在使用DSI之前必須通過軟件使能。它不受LP-Stop/LPLV-Stop模式的影響，但在進(jìn)入待機(jī)模式后被禁用。

注:除非特別說明，內(nèi)部電壓調(diào)整器不能用于外部組件供電。

2.5 電源供應(yīng)方案

電路需要多種電源供應(yīng)：

1.在待機(jī)模式下，IOs和內(nèi)部設(shè)備的電源由VDD提供。有用的電壓范圍為1.71 V~3.6 V(例如:1.8 V, 2.5 V, 3.0 V或3.3 V)。

• 這些電源在外部必須連接去耦電容(詳見表4)。

• VDD_DSI, VDD_PLL和VDD_ANA必須連接到VDD。

2.VDDCORE是主要的數(shù)字電壓，在待機(jī)模式下可以關(guān)斷。運(yùn)行模式下的電壓范圍為1.18V至1.25/1.38V(典型值1.2/1.34V)。

• 該電源在外部必須連接去耦電容(詳見表4)。

• 通過PWR_ON信號(例如STPMIC1、外部電源管理IC)或PWR_LP信號(分立電源設(shè)計(jì)組件)，在特定的停止模式(LPLV_Stop)下可以進(jìn)一步降低VDDCORE。

3.VBAT引腳可連接外部電池(1.2V<VBAT<3.6V)。

• 如果使用RETRAM，VBAT最小為1.4V。

• 如果應(yīng)用不支持備份電池，建議將此引腳連接到VDD。

• 如果應(yīng)用支持備用電池，建議在VBAT和VSS之間增加一個(gè)100nF的陶瓷去耦電容。

• 如果應(yīng)用程序在VBAT上使用超級電容器，則不需要額外的去耦電容。

4.VDDA引腳是模擬(ADC/DAC/VREFBUF)電源，外部必須連接去耦電容(見表4)。

5.VREF+引腳可以連接到VDDA并由外部電源供電。如果在VREF+采用個(gè)獨(dú)立的內(nèi)部或外部參考電壓，則必須在該引腳和VREF-之間連接一個(gè)去耦電容(見表4)。請參閱第2.2節(jié)?？梢圆扇∑渌A(yù)防措施來過濾模擬噪聲。

• VDDA可以通過電感濾波器連接到VDD。

6.VDDQ_DDR是DDR的IO電源，外部必須連接去耦電容(見表4)。

• 采用DDR3存儲器的電壓范圍為1.425 V~1.575 V (典型值1.5V)。

• 采用DDR3L存儲器的電壓范圍為1.283V~1.45 V (典型值1.35 V)。

• 采用LPDDR2/LPDDR3存儲器的電壓范圍為1.14 V~1.3 V (典型值1.2V)。

7.VDDA1V2_DSI_REG引腳是內(nèi)部穩(wěn)壓器輸出，外部必須連接去耦電容(見表4)。

• VDDA1V2_DSI_REG內(nèi)部連接到DSI PLL。

8.VDDA1V2_DSI_PHY是模擬DSI PHY電源。電壓范圍為1.15V~1.26V(典型值1.2V)。

• VDDA1V2_DSI_PHY應(yīng)該連接到VDDA1V2_DSI_REG。

9.VDD3V3_USBHS和VDD3V3_USBFS分別是USB高速和全速PHY電源。電壓范圍為3.07 V~3.6 V。外部必須連接去耦電容(見表4)。

• VDD3V3_USBFS用于提供OTG_VBUS和OTG_ID
  (PA10)引腳。因此，在使用USB高速雙角色端口或USB高速設(shè)備時(shí)，還必須提供VDD3V3_USBFS。如果不使用，應(yīng)連接到VDD。

10.VDDA1V8_REG引腳是內(nèi)部穩(wěn)壓器的輸出，外部必須連接去耦電容(見表4)。

• VDDA1V8_REG內(nèi)部連接到USB PHY和USB PLL。

• 內(nèi)部VDDA1V8_REG調(diào)節(jié)器默認(rèn)使能，可以通過軟件控制，待機(jī)模式下被禁用。

可通過BYPASS_REG1V8引腳對1.8V電壓調(diào)整器進(jìn)行設(shè)置，連接到VSS或VDD來激活或停用電壓調(diào)整器。當(dāng)VDD低于2.25 V時(shí)，1.8V調(diào)節(jié)器被強(qiáng)制旁路。

• BYPASS_REG1V8引腳連接到 VDD時(shí)，VDDA1V8_REG引腳應(yīng)該連接到VDD(如果低于1.98V)或?qū)Ｓ玫?.65 V-1.98V電源(典型值1.8V)。

• BYPASS_REG1V8引腳連接到VSS時(shí)。VDD必須高于2.25 V，以允許1.8 V電壓調(diào)節(jié)器正常運(yùn)行。

11.VDDA1V8_DSI是模擬DSI電源。電壓范圍為1.6 V~1.98V(典型值1.8 V)。應(yīng)連接到VDDA1V8_REG，外部必須連接去耦電容(見表4)。

12.VDDA1V1_REG引腳是內(nèi)部穩(wěn)壓器的輸出，外部必須連接去耦電容(見表4)，電壓范圍為1.045 V~1.155 V(典型值1.1V)。

• VDDA1V1_REG內(nèi)部連接到USB PHY。

• 內(nèi)部VDDA1V1_REG調(diào)節(jié)器默認(rèn)使能，可以通過軟件控制，待機(jī)模式下被禁用。

警告:上電時(shí)。必須保證VDDA1V8_REG在VDD3V3_USBHS之前存在，否則可能導(dǎo)致處理器永久性損壞。必須確保PMIC或分立電源設(shè)計(jì)組件的上電順序。

注意:所有的電源地(VSS、VSS_ANA、VSS_PLL、VSS_USBHS、VSS_DSI、VSSA和VREF-)通過電源平面連接在一起（完整接地平面）。

2.6 采用3.3 V I/Os與DDR3L的分立電源設(shè)計(jì)參考方案

參考示例的IOs電平為3.3V，采用低成本的DDR3L，支持睡眠/停止/待機(jī)模式，在DDR3L上保留了LP-Stop和低功耗待機(jī)模式。

輸入電壓：應(yīng)用示例采用5V(典型的)直流電壓源(VIN)供電，范圍為4.0V~5.5 V。僅使用以下DC/DC降壓轉(zhuǎn)換器:

• 線性穩(wěn)壓器(LDOs)

• 非隔離的降壓SMPS（Switching Mode Power Supply）。

FS-MP1A開發(fā)板的電源采用分立元件組建而成，輸入范圍為4.5V~5.5 V,輸入部分如下所示：

Q1、U1、R5、R7、C13組成單向供電電路，避免開發(fā)板采用USB OTG與電源適配器同時(shí)供電時(shí)產(chǎn)生的灌電。

SYS_3V3由MP2143DJ-LF-Z(3A,1.2MHz，40μA IQ，COT同步降壓轉(zhuǎn)換器)產(chǎn)生，可以提供最大3A連續(xù)電流，用于STM32MP157處理器的端口與外設(shè)供電。

DDR_1V35由RT8059GJ5(1.5MHz，1A，高效率PWM降壓DC/DC轉(zhuǎn)換器)產(chǎn)生，可以最大提供1A連續(xù)電流，用于STM32MP157處理器DDR部分的電源供給。

SYS_1V2由RT8097CHGB (1MHz, 2A, CMCOT同步降壓轉(zhuǎn)換器)產(chǎn)生，可以最大提供2A連續(xù)電流，用于STM32MP157處理器內(nèi)核部分的電源供給。

USB部分需要保證VDDA1V8_REG在VDD3V3_USBHS的上電順序，VDDA1V8_REG通過控制外部MOS管開關(guān)電路保證上電順序。

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通過PWR_ON引腳控制部分外設(shè)能夠在待機(jī)與停止模式下關(guān)斷電源，以降低功率損耗。

處理器部分的電源供給根據(jù)前文中的講解進(jìn)行連接即可實(shí)現(xiàn)，STM32MP1微處理器之電源篇就寫到這里為止了，文中有翻譯不準(zhǔn)確或有誤的地方，可以在論壇中提出以便修改，出現(xiàn)歧義的地方請參考官方文檔。STM32MP1處理器其它外設(shè)部分的電源供給會在相應(yīng)的外設(shè)部分進(jìn)行講解。

南風(fēng)
2020.09.03