本題鏈接：

https://hdlbits.01xz.net/wiki/Module_shift

將獲得一個模塊my_dff，該模塊具有兩個輸入和一個輸出（以實現(xiàn)一個D觸發(fā)器）。實例化其中三個，然后將它們鏈接在一起，形成長度為3的移位寄存器。其中clk端口需要連接到所有實例。

提供給你的模塊是：

請注意，這里需要聲明一些線網(wǎng)來制作內(nèi)部連接。這里需要注意在線網(wǎng)和模塊實例的命名中，名稱必須是唯一的不能重復。

題目

答案

輸出波形

模塊是 Verilog 中基本單元的定義形式，是與外界交互的接口。

模塊格式定義如下：

模塊定義必須以關鍵字 module 開始，以關鍵字 endmodule 結束。

模塊名，端口信號，端口聲明和可選的參數(shù)聲明等，出現(xiàn)在設計使用的 Verilog 語句（圖中 Declarations_and_Statements）之前。

模塊內(nèi)部有可選的 5 部分組成，分別是變量聲明，數(shù)據(jù)流語句，行為級語句，低層模塊例化及任務和函數(shù)，如下圖表示。這 5 部分出現(xiàn)順序、出現(xiàn)位置都是任意的。但是，各種變量都應在使用之前聲明。變量具體聲明的位置不要求，但必須保證在使用之前的位置。

參考內(nèi)容：

5.1 Verilog 模塊與端口?| 菜鳥教程：

https://www.runoob.com/w3cnote/verilog-module-port.html