鏈接：https://pan.baidu.com/s/1JMiPTQBKX3Ec35S_exoi5w?pwd=hulh?

提取碼：hulh

資深驗(yàn)證專(zhuān)家劉斌（路桑）向您全面介紹芯片驗(yàn)證，從驗(yàn)證的理論，到SystemVerilog語(yǔ)言和UVM驗(yàn)證方法學(xué)，再到高級(jí)驗(yàn)證項(xiàng)目話題。這本綜合性、實(shí)用性的驗(yàn)證理論和編程方面的圖書(shū)，針對(duì)芯片驗(yàn)證領(lǐng)域不同級(jí)別的驗(yàn)證工程師，給出由淺入深的技術(shù)指南：學(xué)習(xí)驗(yàn)證理論來(lái)認(rèn)識(shí)驗(yàn)證流程和標(biāo)準(zhǔn)，學(xué)習(xí)SystemVerilog語(yǔ)言和UVM方法學(xué)來(lái)掌握目前主流的動(dòng)態(tài)驗(yàn)證技術(shù)，了解高級(jí)驗(yàn)證話題在今后遇到相關(guān)問(wèn)題時(shí)可以參考。

作者簡(jiǎn)介

劉斌（路桑）目前是Intel公司的資深驗(yàn)證專(zhuān)家。在Intel移動(dòng)通信事業(yè)部主持驗(yàn)證架構(gòu)規(guī)劃和方法學(xué)研究，擔(dān)任過(guò)幾款億門(mén)級(jí)通信芯片的驗(yàn)證經(jīng)理角色。在工程領(lǐng)域之外，他在西安電子科技大學(xué)和西安交通大學(xué)客座講授芯片驗(yàn)證課程。創(chuàng)辦的驗(yàn)證技術(shù)訂閱號(hào)“路科驗(yàn)證”，目前已有超過(guò)10000名的訂閱者。多次在設(shè)計(jì)驗(yàn)證行業(yè)國(guó)際會(huì)議和展覽中發(fā)表論文，并做了富有特色的演講。在西安交通大學(xué)取得微電子專(zhuān)業(yè)學(xué)士學(xué)位，在瑞典皇家理工學(xué)院取得芯片設(shè)計(jì)專(zhuān)業(yè)碩士學(xué)位。

目錄

第1章 芯片驗(yàn)證全視
1．1 功能驗(yàn)證簡(jiǎn)介
1．2 驗(yàn)證的處境
1．2．1 驗(yàn)證語(yǔ)言的發(fā)展
1．2．2 驗(yàn)證面臨的挑戰(zhàn)
1．3 驗(yàn)證能力的5個(gè)維度
1．3．1 完備性
1．3．2 復(fù)用性
1．3．3 高效性
1．3．4 高產(chǎn)出
1．3．5 代碼性能
1．4 驗(yàn)證的任務(wù)和目標(biāo)
1．4．1 按時(shí)保質(zhì)低耗
1．4．2 芯片研發(fā)與客戶(hù)反饋
1．4．3 缺陷增長(zhǎng)曲線
1．5 驗(yàn)證的周期
1．5．1 驗(yàn)證周期中的檢查點(diǎn)
1．5．2 功能詳述
1．5．3 制定驗(yàn)證計(jì)劃
1．5．4 開(kāi)發(fā)驗(yàn)證環(huán)境
1．5．5 調(diào)試環(huán)境和HDL文件
1．5．6 回歸測(cè)試
1．5．7 芯片生產(chǎn)
1．5．8 硅后系統(tǒng)測(cè)試
1．5．9 逃逸分析
1．6 本章結(jié)束語(yǔ)
第2章 驗(yàn)證的策略
2．1 設(shè)計(jì)的流程
2．1．1 TLM模型的需求和ESL開(kāi)發(fā)
2．1．2 傳統(tǒng)的系統(tǒng)設(shè)計(jì)流程
2．1．3 ESL系統(tǒng)設(shè)計(jì)流程
2．1．4 語(yǔ)言的抽象級(jí)比較
2．1．5 傳統(tǒng)的系統(tǒng)集成視角
2．1．6 ESL系統(tǒng)集成視角
2．2 驗(yàn)證的層次
2．2．1 模塊級(jí)
2．2．2 子系統(tǒng)級(jí)
2．2．3 芯片系統(tǒng)級(jí)
2．2．4 硅后系統(tǒng)級(jí)
2．3 驗(yàn)證的透明度
2．3．1 黑盒驗(yàn)證
2．3．2 白盒驗(yàn)證
2．3．3 灰盒驗(yàn)證
2．4 激勵(lì)的原則
2．4．1 接口類(lèi)型
2．4．2 序列顆粒度
2．4．3 可控性
2．4．4 組件獨(dú)立性
2．4．5 組合自由度
2．5 檢查的方法
2．6 集成的環(huán)境
2．6．1 驗(yàn)證平臺(tái)
2．6．2 待驗(yàn)設(shè)計(jì)
2．6．3 運(yùn)行環(huán)境
2．6．4 驗(yàn)證管理
2．7 本章結(jié)束語(yǔ)
第3章 驗(yàn)證的方法
3．1 動(dòng)態(tài)仿真
3．1．1 定向測(cè)試
3．1．2 隨機(jī)測(cè)試
3．1．3 基于覆蓋率驅(qū)動(dòng)的隨機(jī)驗(yàn)證
3．1．4 基于TLM的隨機(jī)驗(yàn)證
3．1．5 斷言檢查
3．2 靜態(tài)檢查
3．2．1 語(yǔ)法檢查
3．2．2 語(yǔ)義檢查
3．2．3 跨時(shí)鐘域檢查
3．2．4 形式驗(yàn)證
3．3 開(kāi)發(fā)環(huán)境
3．3．1 Vim開(kāi)發(fā)環(huán)境
3．3．2 商業(yè)SV開(kāi)發(fā)環(huán)境――DVT
3．4 虛擬模型
3．5 硬件加速
3．6 效能驗(yàn)證
3．6．1 功率和能量
3．6．2 靜態(tài)功耗和動(dòng)態(tài)功耗
3．6．3 節(jié)能技術(shù)
3．6．4 效能驗(yàn)證
3．6．5 功耗預(yù)測(cè)與優(yōu)化
3．7 性能驗(yàn)證
3．7．1 設(shè)定目標(biāo)
3．7．2 測(cè)試環(huán)境
3．7．3 驗(yàn)證方法
3．8 趨勢(shì)展望
3．8．1 技術(shù)之間的橫向跨越
3．8．2 層次之間的縱向復(fù)用
3．9 本章結(jié)束語(yǔ)
第4章 驗(yàn)證的計(jì)劃
4．1 計(jì)劃概述
4．2 計(jì)劃的內(nèi)容
4．2．1 技術(shù)的視角
4．2．2 項(xiàng)目的視角
4．3 計(jì)劃的實(shí)現(xiàn)
4．3．1 邀請(qǐng)相關(guān)人員
4．3．2 開(kāi)會(huì)討論
4．3．3 確定測(cè)試場(chǎng)景
4．3．4 創(chuàng)建驗(yàn)證環(huán)境
4．4 計(jì)劃的進(jìn)程評(píng)估
4．4．1 回歸測(cè)試通過(guò)率
4．4．2 代碼覆蓋率
4．4．3 斷言覆蓋率
4．4．4 功能覆蓋率
4．4．5 缺陷曲線
4．5 本章結(jié)束語(yǔ)
第5章 驗(yàn)證的管理
5．1 驗(yàn)證周期的檢查清單
5．2 驗(yàn)證管理的三要素
5．2．1 時(shí)間管理
5．2．2 人力資源安排
5．2．3 任務(wù)拆分和重組
5．3 驗(yàn)證的收斂
5．3．1 回歸流程
5．3．2 回歸質(zhì)量
5．3．3 回歸效率
5．4 讓漏洞無(wú)處可逃
5．5 團(tuán)隊(duì)建設(shè)
5．6 驗(yàn)證師的培養(yǎng)
5．6．1 全硅能力
5．6．2 不做假設(shè)
5．6．3 專(zhuān)注力
5．6．4 邏輯性
5．6．5 “戰(zhàn)鼓光環(huán)”
5．6．6 降低復(fù)雜度
5．7 驗(yàn)證的專(zhuān)業(yè)化
5．7．1 對(duì)驗(yàn)證的偏見(jiàn)
5．7．2 驗(yàn)證面臨的現(xiàn)狀
5．7．3 驗(yàn)證標(biāo)準(zhǔn)化
5．7．4 驗(yàn)證經(jīng)驗(yàn)的積累和突破
5．8 本章結(jié)束語(yǔ)
第6章 驗(yàn)證的結(jié)構(gòu)
6．1 測(cè)試平臺(tái)概述
6．2 硬件設(shè)計(jì)描述
6．2．1 功能描述
6．2．2 設(shè)計(jì)結(jié)構(gòu)
6．2．3 接口描述
6．2．4 接口時(shí)序
6．2．5 寄存器描述
6．3 激勵(lì)發(fā)生器
6．4 監(jiān)測(cè)器
6．5 比較器
6．6 驗(yàn)證結(jié)構(gòu)
6．6．1 項(xiàng)目背景
6．6．2 MCDF驗(yàn)證進(jìn)度安排
6．7 本章結(jié)束語(yǔ)
第7章 SV環(huán)境構(gòu)建
7．1 數(shù)據(jù)類(lèi)型
7．2 模塊定義與例化
7．2．1 模塊定義
7．2．2 模塊例化
7．2．3 參數(shù)使用
7．2．4 參數(shù)修改
7．2．5 宏定義
7．3 接口
7．3．1 接口連接方式1
7．3．2 接口連接方式2
7．3．3 接口的其他應(yīng)用
7．4 程序和模塊
7．4．1 Verilog設(shè)計(jì)競(jìng)爭(zhēng)問(wèn)題
7．4．2 SV的仿真調(diào)度機(jī)制
7．4．3 module數(shù)據(jù)采樣示例1
7．4．4 module數(shù)據(jù)采樣示例2
7．4．5 program數(shù)據(jù)采樣示例
7．5 測(cè)試的始終
7．5．1 系統(tǒng)函數(shù)調(diào)用方式結(jié)束
7．5．2 program隱式結(jié)束
7．5．3 program顯式結(jié)束
7．6 本章結(jié)束語(yǔ)
第8章 SV組件實(shí)現(xiàn)
8．1 激勵(lì)發(fā)生器的驅(qū)動(dòng)
8．1．1 激勵(lì)驅(qū)動(dòng)的方法
8．1．2 任務(wù)和函數(shù)
8．1．3 數(shù)據(jù)生命周期
8．1．4 通過(guò)接口驅(qū)動(dòng)
8．1．5 測(cè)試向量產(chǎn)生
8．1．6 仿真結(jié)束控制
8．2 激勵(lì)發(fā)生器的封裝
8．2．1 類(lèi)的封裝
8．2．2 類(lèi)的繼承
8．2．3 成員覆蓋
8．2．4 虛方法
8．2．5 句柄使用
8．2．6 對(duì)象復(fù)制
8．2．7 對(duì)象回收
8．3 激勵(lì)發(fā)生器的隨機(jī)化
8．3．1 可隨機(jī)的激勵(lì)種類(lèi)
8．3．2 約束求解器
8．3．3 隨機(jī)變量和數(shù)組
8．3．4 約束塊
8．3．5 隨機(jī)化控制
8．3．6 隨機(jī)化的穩(wěn)定性
8．3．7 隨機(jī)化的流程控制
8．3．8 隨機(jī)化的系統(tǒng)函數(shù)
8．4 監(jiān)測(cè)器的采樣
8．4．1 Interface clocking簡(jiǎn)介
8．4．2 利用clocking事件同步
8．4．3 利用clocking采樣數(shù)據(jù)
8．4．4 利用clocking產(chǎn)生激勵(lì)
8．4．5 monitor的采樣功能
8．5 組件間的通信
8．5．1 通知的需求
8．5．2 資源共享的需求
8．5．3 數(shù)據(jù)通信的需求
8．5．4 進(jìn)程同步的需求
8．5．5 進(jìn)程通信要素的比較和應(yīng)用
8．6 比較器和參考模型
8．6．1 異常檢查
8．6．2 常規(guī)檢查
8．6．3 時(shí)序檢查
8．6．4 組件連接
8．7 測(cè)試環(huán)境的報(bào)告規(guī)范
8．7．1 信息報(bào)告庫(kù)
8．7．2 信息庫(kù)使用場(chǎng)景
8．8 本章結(jié)束語(yǔ)
第9章 SV系統(tǒng)集成
9．1 包的意義
9．2 驗(yàn)證環(huán)境的組裝
9．2．1 封裝驗(yàn)證環(huán)境的方式
9．2．2 模塊環(huán)境的復(fù)用考量
9．2．3 比較器的復(fù)用考量
9．2．4 頂層環(huán)境的實(shí)現(xiàn)
9．3 測(cè)試場(chǎng)景的生成
9．3．1 動(dòng)態(tài)控制激勵(lì)
9．3．2 調(diào)度多個(gè)激勵(lì)器
9．3．3 線程的精細(xì)控制
9．3．4 動(dòng)態(tài)測(cè)試向量
9．3．5 向量群落的并發(fā)控制
9．4 靈活化的配置
9．4．1 Agent的兩面性
9．4．2 各個(gè)組件的模式配置
9．4．3 驗(yàn)證結(jié)構(gòu)的集成順序
9．5 初論環(huán)境的復(fù)用性
9．5．1 復(fù)用的策略
9．5．2 水平復(fù)用的應(yīng)用
9．5．3 垂直復(fù)用的應(yīng)用
9．6 本章結(jié)束語(yǔ)
第10章 UVM世界觀
10．1 我們所處的驗(yàn)證時(shí)代
10．2 類(lèi)庫(kù)地圖
10．3 工廠機(jī)制
10．3．1 工廠的意義
10．3．2 工廠提供的便利
10．3．3 覆蓋方法
10．3．4 確保正確覆蓋的代碼要求
10．4 核心基類(lèi)
10．4．1 域的自動(dòng)化
10．4．2 復(fù)制
10．4．3 比較
10．4．4 打印
10．4．5 打包和解包
10．5 phase機(jī)制
10．5．1 phase執(zhí)行機(jī)制
10．5．2 如何開(kāi)始UVM仿真
10．5．3 如何結(jié)束UVM仿真
10．6 config機(jī)制
10．6．1 interface傳遞
10．6．2 變量設(shè)置
10．6．3 config object傳遞
10．6．4 config機(jī)制
10．6．5 其他配置方法
10．6．6 uvm_resource_db的使用
10．7 消息管理
10．7．1 消息方法
10．7．2 消息處理
10．7．3 消息機(jī)制
10．8 宏的優(yōu)劣探討
10．9 本章結(jié)束語(yǔ)
第11章 UVM結(jié)構(gòu)
11．1 組件家族
11．1．1 uvm_driver
11．1．2 uvm_monitor
11．1．3 uvm_sequencer
11．1．4 uvm_agent
11．1．5 uvm_scoreboard
11．1．6 uvm_env
11．1．7 uvm_test
11．2 把DUT裝進(jìn)TB分幾步
11．2．1 MCDF頂層驗(yàn)證環(huán)境方案1
11．2．2 MCDF頂層驗(yàn)證環(huán)境方案2
11．3 構(gòu)建環(huán)境的內(nèi)經(jīng)
11．3．1 環(huán)境構(gòu)建的四要素
11．3．2 環(huán)境元素分類(lèi)
11．4 本章結(jié)束語(yǔ)
第12章 UVM通信
12．1 TLM通信概論
12．2 單向、雙向及多向通信
12．2．1 單向通信
12．2．2 雙向通信
12．2．3 多向通信
12．3 通信管道應(yīng)用
12．3．1 TLM FIFO
12．3．2 Analysis Port
12．3．3 Analysis TLM FIFO
12．3．4 Request ＆ Response 通信
管道
12．4 TLM2通信
12．4．1 接口實(shí)現(xiàn)
12．4．2 傳送數(shù)據(jù)
12．4．3 時(shí)間標(biāo)記
12．4．4 典型使用
12．5 同步通信元件
12．5．1 uvm_event應(yīng)用
12．5．2 uvm_barrier應(yīng)用
12．5．3 uvm_callback應(yīng)用
12．6 本章結(jié)束語(yǔ)
第13章 UVM序列
13．1 新手上路
13．2 Sequence和Item
13．2．1 Sequence Item
13．2．2 Flat Sequence
13．2．3 Hierarchical Sequence
13．3 Sequencer和Driver
13．3．1 雙方的TLM端口和方法
13．3．2 事務(wù)傳輸實(shí)例
13．3．3 通信時(shí)序
13．4 Sequencer和Sequence
13．4．1 發(fā)送sequence及item的方法和宏
13．4．2 sequencer的仲裁特性及應(yīng)用
13．5 Sequence的層次化
13．5．1 Hierarchical Sequence
13．5．2 Virtual Sequence
13．5．3 Layering Sequence
13．6 本章結(jié)束語(yǔ)
第14章 UVM寄存器
14．1 寄存器模型概覽
14．2 寄存器模型的集成
14．2．1 總線UVC的實(shí)現(xiàn)
14．2．2 MCDF寄存器模塊代碼
14．2．3 Adapter的實(shí)現(xiàn)
14．2．4 Adapter的集成
14．2．5 前門(mén)訪問(wèn)
14．2．6 后門(mén)訪問(wèn)
14．2．7 前門(mén)訪問(wèn)和后門(mén)訪問(wèn)的比較
14．3 寄存器模型的常規(guī)方法
14．3．1 mirrored、desired和actual value
14．3．2 prediction的分類(lèi)
14．3．3 uvm_reg的訪問(wèn)方法
14．3．4 mem與reg的聯(lián)系和差別
14．3．5 內(nèi)建sequences
14．4 寄存器模型的場(chǎng)景應(yīng)用
14．4．1 如何檢查寄存器模型
14．4．2 功能覆蓋率的實(shí)現(xiàn)
14．5 本章結(jié)束語(yǔ)
第15章 驗(yàn)證平臺(tái)自動(dòng)化
15．1 為什么需要一款代碼生成器
15．2 UVM Framework
15．3 如何定制一款TB自動(dòng)化工具
15．3．1 驗(yàn)證環(huán)境的自動(dòng)化創(chuàng)建
15．3．2 測(cè)試框架和測(cè)試用例的垂直復(fù)用
15．3．3 中心化的功能覆蓋率管理
15．4 本章結(jié)束語(yǔ)
第16章 跨平臺(tái)移植復(fù)用
16．1 便攜激勵(lì)標(biāo)準(zhǔn)（PSS）
16．2 PSS工具集概覽
16．2．1 inFact
16．2．2 Perspec
16．2．3 Breker Trek系列
16．3 跨平臺(tái)的驗(yàn)證結(jié)構(gòu)考量
16．3．1 virtual prototyping與simulation的混合仿真
16．3．2 virtual prototyping與FPGAprototyping的混合仿真
16．3．3 simulation與emulation的混合仿真
16．3．4 virtual prototyping與emulation的混合仿真
16．4 本章結(jié)束語(yǔ)
第17章 SV及UVM接口應(yīng)用
17．1 DPI接口和C測(cè)試
17．1．1 總線接口的讀寫(xiě)實(shí)現(xiàn)
17．1．2 virtual_core類(lèi)的定義
17．1．3 DPI方法的實(shí)現(xiàn)
17．1．4 多核并行處理實(shí)現(xiàn)
17．1．5 中斷響應(yīng)的實(shí)現(xiàn)
17．2 SystemC與UVM的TLM2通信
17．2．1 UVMC連接
17．2．2 UVM指令A(yù)PI
17．3 MATLAB及Simulink模型與UVM的混合仿真
17．4 腳本語(yǔ)言與UVM的交互
17．4．1 線上控制和線下激勵(lì)的交互應(yīng)用
17．4．2 線上控制和線上激勵(lì)的交互應(yīng)用
17．5 本章結(jié)束語(yǔ)
第18章 SV及UVM高級(jí)話題
18．1 SystemVerilog開(kāi)源公共庫(kù)
18．1．1 SV開(kāi)源庫(kù)之一：svlib
18．1．2 SV開(kāi)源庫(kù)之二：cluelib
18．2 SV單元測(cè)試方法SVUnit
18．3 OVM到UVM的移植
18．3．1 OVM代碼檢視
18．3．2 OVM到UVM的代碼自動(dòng)轉(zhuǎn)換
18．3．3 替換OVM phase方法
18．3．4 替換OVM objection方法
18．3．5 替換OVM configuration方法
18．3．6 添加UVM的新特性
18．4 OVM與UVM的混合仿真
18．4．1 UVM-ML驗(yàn)證框架
18．4．2 OVM兼容層
18．4．3 XVM
18．5 本章結(jié)束語(yǔ)
參考文獻(xiàn)

查看全部↓

前言/序言

序（一）

近年來(lái)，我國(guó)集成電路（IC）產(chǎn)業(yè)高速蓬勃發(fā)展，與發(fā)達(dá)國(guó)家的技術(shù)差距不斷縮小。國(guó)家集成電路產(chǎn)業(yè)基金起到了積極的推動(dòng)作用。產(chǎn)業(yè)基金的第二期將重點(diǎn)投資在集成電路設(shè)計(jì)領(lǐng)域，預(yù)計(jì)規(guī)模有望達(dá)2000億元。設(shè)計(jì)領(lǐng)域的投入，將會(huì)圍繞人工智能、物聯(lián)網(wǎng)、5G通信、智能汽車(chē)、智能電網(wǎng)等國(guó)家戰(zhàn)略和新興行業(yè)，創(chuàng)造出科技含量更高、能夠?qū)崿F(xiàn)進(jìn)口替代的高端集成電路芯片。

在這一時(shí)代背景下，我國(guó)集成電路企業(yè)正呈現(xiàn)出數(shù)量和規(guī)模迅速增長(zhǎng)、競(jìng)爭(zhēng)日趨激烈的態(tài)勢(shì)。在大量資本投入的背景下，企業(yè)對(duì)IC設(shè)計(jì)工程型專(zhuān)業(yè)人才的需求非常迫切，形成了巨大的人才需求缺口。需求差距表現(xiàn)在兩個(gè)方面，一方面高校每年畢業(yè)的IC設(shè)計(jì)人才無(wú)法滿(mǎn)足數(shù)量需求。另一方面，畢業(yè)生的專(zhuān)業(yè)IC技能與企業(yè)的實(shí)際需求也存在一定欠缺。因此，為了全面推動(dòng)創(chuàng)新型復(fù)合IC工程人才的培養(yǎng)，作為人才培養(yǎng)主力軍的高校和集成電路企業(yè)之間就需要進(jìn)行資源共享與深度產(chǎn)學(xué)合作，共同推動(dòng)我國(guó)IC人才培養(yǎng)質(zhì)量的提升。