關(guān)于“摩爾定律”即將走向終結(jié)的討論越來越熱烈，“后摩爾時(shí)代”似乎就要來了。那么一個(gè)問題隨之而來：在現(xiàn)有的工藝制程下，如何才能繼續(xù)提升芯片的性能，又能使成本不變甚至降低？
Chiplet 技術(shù)，被業(yè)內(nèi)視為可能是摩爾定律（當(dāng)價(jià)格不變時(shí)，集成電路上可容納的晶體管數(shù)目，約每隔18個(gè)月便會(huì)增加一倍，性能也將提升一倍）放緩后非常有效的解決方向之一。
近幾年，這個(gè)概念逐漸落地，AMD、英特爾、臺(tái)積電、英偉達(dá)等國(guó)際芯片巨頭均紛紛入局 Chiplet。同時(shí)，隨著加入進(jìn)來的企業(yè)越來越多，設(shè)計(jì)樣本也越來越多，開發(fā)成本也開始下降，大大加速了 Chiplet 的生態(tài)發(fā)展。
據(jù) Omdia 報(bào)告，到2024年，Chiplet 的市場(chǎng)規(guī)模將達(dá)到58億美元，2035年超過570億美元，Chiplet的全球市場(chǎng)規(guī)模將迎來快速增長(zhǎng)。
那么，?Chiplet 具體是什么意思？它解決了哪些問題？背后帶動(dòng)了哪些產(chǎn)業(yè)？有哪些相關(guān)公司？未來空間有多大？

01

Chiplet 定義、特性及優(yōu)劣勢(shì)

1、定義

Chiplet 通常被翻譯為“粒芯”或“小芯片”。單從字面意義上可以理解為更為“粒度更小的芯片”。
事實(shí)上，Chiplet并非一個(gè)新的概念，其概念最早源于1970年代誕生的多芯片模組，即由多個(gè)同質(zhì)或異質(zhì)的較小芯片組成大芯片，也就是從原來設(shè)計(jì)在同一個(gè)SoC中的芯片，分拆成不同的小芯片再根據(jù)需要重新加以封裝或組裝。
簡(jiǎn)單來說，Chiplet是指將不同工藝制程、不同功能，甚至不同材質(zhì)的Chiplet，如同搭積木一樣，通過先進(jìn)封裝技術(shù)集成在一起，從而形成一個(gè)系統(tǒng)級(jí)芯片（SoC)，以平衡芯片計(jì)算性能與研制成本。

2、特性

（1）異構(gòu)集成：

將多個(gè)不同工藝節(jié)點(diǎn)單獨(dú)制造的芯片封裝到一個(gè)封裝內(nèi)部，可以對(duì)采用不同工藝、不同功能不同制造商制造的組件進(jìn)行封裝。例如將不同廠商的7nm、10nm、28nm、45nm的小芯片通過異構(gòu)集成技術(shù)封裝在一起。

（2）異質(zhì)集成：

將不同材料的半導(dǎo)體器件集成到一個(gè)封裝內(nèi)，可產(chǎn)生尺寸小、經(jīng)濟(jì)性好、靈活性高、系統(tǒng)性能更佳的產(chǎn)品。如將Si、GaN、SiC、InP生產(chǎn)加工的芯片通過異質(zhì)集成技術(shù)封裝到一起，形成不同材料的半導(dǎo)體在同一款封裝內(nèi)協(xié)同工作的場(chǎng)景。

3、與傳統(tǒng)SoC方案相比優(yōu)劣勢(shì)

（1）Chiplet 模式可以自由選擇不同分區(qū)的工藝節(jié)點(diǎn)

傳統(tǒng)的 SoC 芯片在制造上必須選擇相同的工藝節(jié)點(diǎn)。然而不同的芯片的工藝需求不同，如邏輯芯片、模擬芯片、射頻芯片、存儲(chǔ)器等往往成熟制程節(jié)點(diǎn)是不同的，模擬芯片如果采用高級(jí)制程可能會(huì)導(dǎo)致漏電、噪聲等問題，SoC 芯片統(tǒng)一采用相同的制程反而會(huì)造成一定的麻煩。而 Chiplet 模式則可以自由選擇不同裸芯片的工藝，然后通過先進(jìn)封裝來進(jìn)行組裝，相比 SoC 則更具靈活性，更具優(yōu)勢(shì)。

（2）Chiplet 模式有利于提高良率，降低制造成本

傳統(tǒng) SoC 架構(gòu)會(huì)增大單芯片面積，這會(huì)增大芯片制造過程中的難度，由缺陷密度帶來的良率損失會(huì)增加，從而導(dǎo)致 SoC 芯片的制造成本提升。而 Chiplet 方案將大芯片分為多個(gè)裸芯片，單位面積較小，相對(duì)而言良率會(huì)有所提升，從而降低制造成本。

（3）Chiplet 模式可以實(shí)現(xiàn)產(chǎn)品設(shè)計(jì)重復(fù)使用，縮短上市周期

由于 SoC 方案采用統(tǒng)一的工藝制程，導(dǎo)致 SoC 芯片上的各部分要同步進(jìn)行迭代，這使得 SoC 芯片的迭代進(jìn)程放緩。Chiplet 模式可以對(duì)芯片的不同單元進(jìn)行選擇性迭代，迭代部分裸芯片后便可制作出下一代產(chǎn)品，大幅縮短產(chǎn)品上市周期。

（4）Chiplet 模式目前還存在對(duì)先進(jìn)封裝技術(shù)要求高、散熱能力差等問題

實(shí)現(xiàn)各裸芯片之間的開孔、電鍍需要精密的操作，要保證各裸芯片之間的數(shù)據(jù)實(shí)現(xiàn)高速、高質(zhì)量傳輸，這都需要更高難度的封裝技術(shù)。更多裸芯片堆疊到一起，會(huì)造成散熱能力較差的情況，這些都給 Chiplet 模式提出了新的技術(shù)難題。

02

目前采用 Chiplet 技術(shù)的成功產(chǎn)品

1、華為：基于 Chiplet 技術(shù)的 7nm 鯤鵬 920 處理器

華為推出的鯤鵬 920 是業(yè)界領(lǐng)先的 ARM-based 處理器，該處理器采用 7nm 制造工藝，基于 ARM 架構(gòu)授權(quán)，由華為公司自主設(shè)計(jì)完成，通過優(yōu)化分支預(yù)測(cè)算法、提升運(yùn)算單元數(shù)量、改進(jìn)內(nèi)存子系統(tǒng)架構(gòu)等一系列微架構(gòu)設(shè)計(jì)，大幅提高處理器性能。典型主頻下， SPECint Benchmark 評(píng)分超過 930，超出業(yè)界標(biāo)桿 25%。同時(shí)，能效比優(yōu)于業(yè)界標(biāo)桿 30%。鯤鵬 920以更低功耗為數(shù)據(jù)中心提供更強(qiáng)性能。該處理器創(chuàng)建了相干緩存子系統(tǒng)以將多核集成到單個(gè)小芯片中，同時(shí)開發(fā)了專用并行小型 IO 塊，以實(shí)現(xiàn)二維封裝解決方案的高帶寬芯片間連接。

2、AMD：聯(lián)手臺(tái)積電推出 3D Chiplet 產(chǎn)品

AMD 于 2021 年 6 月發(fā)布了基于 3D Chiplet技術(shù)的 3D V-Cache，該技術(shù)使用的是臺(tái)積電的 3D Fabric 先進(jìn)封裝技術(shù)，將包含 64MB L3Cache 的 Chiplet 以 3D 堆疊的形式與處理器進(jìn)行了封裝。2022 年 3 月 AMD 推出了 Milan-X霄龍?zhí)幚砥?，該處理器是基?Milan 的第三代處理器 EPYC 7003 的升級(jí)版本，通過使用AMD 的 3D V-Cache 堆疊技術(shù)實(shí)現(xiàn)了 768 MB 的 L3 緩存。Milan-X 是一個(gè)包含 9 個(gè)小芯片的 MCM，其中包括 8 個(gè) CCD 裸片和 1 個(gè)大型 I/O 裸片。

3、蘋果：采用臺(tái)積電 CoWos-S 橋接工藝的 M1 Ultra 芯片

蘋果 2022年3月發(fā)布的M1 Ultra芯片采用了獨(dú)特的 UltraFusion 芯片架構(gòu)，借助臺(tái)積電的CoWos-S技術(shù)，通過兩枚 M1 Max 晶粒的內(nèi)部互連，實(shí)現(xiàn)了性能的飛躍。M1 Ultra 在新架構(gòu)下，晶體管數(shù)量達(dá)到了 M1 的 7 倍多，同時(shí)兩顆 Max 之間的互連頻寬可達(dá) 2.5TB/s。M1 Ultra內(nèi)部集成內(nèi)存 128GB，包含 8 個(gè) 16 層堆疊的 HBM（高帶寬內(nèi)存）堆棧的內(nèi)存部件，核心傳輸速率達(dá) 3200M，實(shí)際傳輸帶寬超過 800GB/s。這款產(chǎn)品實(shí)現(xiàn)了 Apple 芯片與 Mac 系列電腦的又一次重大飛躍，具有里程碑意義。

03

Chiplet 可能會(huì)推動(dòng)的產(chǎn)業(yè)

1、封測(cè)產(chǎn)業(yè)

（1）原因

相比 SoC 封裝，Chiplet 架構(gòu)芯片的制作需要多個(gè)裸芯片，單個(gè)裸芯片的失效會(huì)導(dǎo)致整個(gè)芯片的失效，這要求封測(cè)公司進(jìn)行更多數(shù)量的測(cè)試以減少失效芯片帶來的損失。而且，Chiplet 本身就是一種封裝理念，對(duì)于封裝產(chǎn)業(yè)的推動(dòng)不言而喻。

（2）定義

封測(cè)是集成電路產(chǎn)品制造的后道工序，指將通過測(cè)試的晶圓按產(chǎn)品型號(hào)及功能需求加工得到獨(dú)立集成電路的過程，可分為封裝與測(cè)試兩個(gè)環(huán)節(jié)。
封裝：將通過測(cè)試的晶圓進(jìn)行加工得到獨(dú)立芯片的過程，使電路芯片免受周圍環(huán)境的影響（包括物理、化學(xué)的影響），起著保護(hù)芯片、增強(qiáng)導(dǎo)熱（散熱）性能、實(shí)現(xiàn)電氣和物理連接、功率分配、信號(hào)分配，以溝通芯片內(nèi)部與外部電路的作用，它是集成電路和系統(tǒng)級(jí)板如印制板（PCB）互連實(shí)現(xiàn)電子產(chǎn)品功能的橋梁。通常認(rèn)為，集成電路封裝主要有電氣特性的保持、芯片保護(hù)、應(yīng)力緩和及尺寸調(diào)整配合四大功能。
測(cè)試：主要是對(duì)芯片產(chǎn)品的性能和功能進(jìn)行測(cè)試，并挑選出功能、性能不符合要求的產(chǎn)品。封測(cè)環(huán)節(jié)的測(cè)試工藝包括后道檢測(cè)中的晶圓檢測(cè)（CP）及成品檢測(cè)（FT）。

（3）相關(guān)公司

國(guó)內(nèi)集成電路測(cè)試企業(yè)可分為三個(gè)梯隊(duì)
按照技術(shù)儲(chǔ)備、產(chǎn)品線、先進(jìn)封裝收入占比等指標(biāo)，可將國(guó)內(nèi)集成電路企業(yè)大致分為三個(gè)梯隊(duì)：第一梯隊(duì)已實(shí)現(xiàn)了 BGA、LGA 和 CSP 穩(wěn)定量產(chǎn)，具備部分或全部第四階段封裝技術(shù)量產(chǎn)能力，同時(shí)在第五階段晶圓級(jí)封裝領(lǐng)域進(jìn)行技術(shù)儲(chǔ)備或產(chǎn)業(yè)布局，國(guó)內(nèi)企業(yè)以長(zhǎng)電科技、通富微電和華天科技為代表；第二梯隊(duì)企業(yè)產(chǎn)品以第一、二階段為主，并具備第三階段技術(shù)儲(chǔ)備，這類企業(yè)大多為國(guó)內(nèi)區(qū)域性封測(cè)領(lǐng)先企業(yè)；第三梯隊(duì)企業(yè)產(chǎn)品主要為第一階段通孔插裝型封裝，少量生產(chǎn)第二階段表面貼裝型封裝產(chǎn)品，這類企業(yè)以眾多小規(guī)模封測(cè)企業(yè)為主。

封測(cè)為我國(guó)集成電路領(lǐng)域最具競(jìng)爭(zhēng)力環(huán)節(jié)，共有三家企業(yè)營(yíng)收位列全球前十
在集成電路設(shè)計(jì)和制造環(huán)節(jié)，我國(guó)和世界頂尖水平差距較大，特別是在制造領(lǐng)域最為薄弱，而封測(cè)環(huán)節(jié)則為我國(guó)集成電路三大領(lǐng)域最為強(qiáng)勢(shì)的環(huán)節(jié)。近年來，國(guó)內(nèi)封測(cè)龍頭企業(yè)通過自主研發(fā)和并購(gòu)重組，在先進(jìn)封裝領(lǐng)域正逐漸縮小同國(guó)際先進(jìn)企業(yè)的技術(shù)差距。我國(guó)封測(cè)企業(yè)在集成電路國(guó)際市場(chǎng)分工中已有了較強(qiáng)的市場(chǎng)競(jìng)爭(zhēng)力，有能力參與國(guó)際市場(chǎng)競(jìng)爭(zhēng)。根據(jù) ittbank 數(shù)據(jù)，2021 年全球營(yíng)收前十大封測(cè)廠商排名中，有三家企業(yè)位于中國(guó)大陸，分別為長(zhǎng)電科技、通富微電和華天科技。

2、IP產(chǎn)業(yè)

（1）原因

Chiplet 方案降低了芯片設(shè)計(jì)的成本與門檻，IP 復(fù)用提高了設(shè)計(jì)的靈活性。后續(xù) IP 公司有望實(shí)現(xiàn)從 IP 供應(yīng)商向 Chiplet 供應(yīng)商的身份轉(zhuǎn)變，增加在產(chǎn)業(yè)鏈中的價(jià)值。

（2）定義

半導(dǎo)體 IP 是指集成電路設(shè)計(jì)中預(yù)先設(shè)計(jì)、經(jīng)過重復(fù)驗(yàn)證的、可重復(fù)使用的功能模塊。半導(dǎo)體 IP 服務(wù)于芯片設(shè)計(jì)，因部分通用功能模塊在芯片中被反復(fù)使用，半導(dǎo)體 IP 即為此類預(yù)先設(shè)計(jì)好的功能模塊，從而在芯片設(shè)計(jì)中結(jié)合使用 EDA軟件與半導(dǎo)體 IP 來縮短芯片設(shè)計(jì)周期、降低開發(fā)成本。IP 由于性能高、功耗優(yōu)、成本適中、技術(shù)密集度高、知識(shí)產(chǎn)權(quán)集中、商業(yè)價(jià)值昂貴，是集成電路設(shè)計(jì)產(chǎn)業(yè)的核心產(chǎn)業(yè)要素和競(jìng)爭(zhēng)力體現(xiàn)。

（3）目前IP公司的創(chuàng)收模式

IP 創(chuàng)收模式為前期授權(quán)與后期版稅。半導(dǎo)體 IP 授權(quán)業(yè)務(wù)主要是將集成電路設(shè)計(jì)時(shí)所需用到的經(jīng)過驗(yàn)證、可重復(fù)使用且具備特定功能的模塊（即半導(dǎo)體 IP）授權(quán)給客戶使用，并提供相應(yīng)的配套軟件與技術(shù)支持。知識(shí)產(chǎn)權(quán)授權(quán)模式為向客戶交付 IP 時(shí)進(jìn)行一次性收費(fèi)，特許權(quán)授權(quán)即版稅的付費(fèi)模式為客戶完成芯片量產(chǎn)和銷售后按費(fèi)率產(chǎn)生收入，版稅收入將依賴于客戶搭載 IP 產(chǎn)品的銷量。

（4）相關(guān)公司及競(jìng)爭(zhēng)格局

全球半導(dǎo)體 IP 行業(yè)高度集中，CR3 達(dá)到 66.2%。IP 行業(yè)市占率第一為 ARM，ARM 在處理器 IP 方面具有絕對(duì)優(yōu)勢(shì)，并且在版稅收入上也保持大幅領(lǐng)先地位，2021 年市占率 40.4%，第二第三分別為 Synopsys 和 Cadence，行業(yè)整體高度集中于前三位玩家，CR3 達(dá)到 66.2%，CR10 為 79.3%。國(guó)內(nèi)廠商芯原股份 2020 年占據(jù) 2%的份額，排名第七。2021 年大部分 IP 廠商營(yíng)收均保持較高增速，行業(yè)整體增長(zhǎng) 19.7%至 54.5 億美元。

IP 龍頭廠商產(chǎn)品覆蓋較廣，其余廠商多專注于少數(shù)品類。主要的三家龍頭 IP 供應(yīng)商經(jīng)過多年發(fā)展后積累了覆蓋較為廣泛的產(chǎn)品組合，ARM、Synopsys 與 Cadence 產(chǎn)品基本涵蓋大部分品類的 IP，而其他廠商如 SST、Imagination 與CEVA 等均較專注于某一品類的 IP，如 SST 主要在存儲(chǔ) IP 上具有領(lǐng)先地位，Imagination 為 GPU IP 龍頭，而 CEVA為 DSP IP 龍頭。國(guó)內(nèi)企業(yè)中，芯原股份也正逐漸拓寬產(chǎn)品寬度，向平臺(tái)型 IP 廠商發(fā)展，而其他廠商如寒武紀(jì)、國(guó)芯科技、銳成芯微等產(chǎn)品分布上仍相對(duì)集中。

從產(chǎn)業(yè)生態(tài)角度看，國(guó)內(nèi)代工廠正在逐漸崛起，隨著代工廠工藝的不斷更新迭代以及產(chǎn)能的持續(xù)擴(kuò)充，未來國(guó)產(chǎn) IP 廠商有望實(shí)現(xiàn)與代工廠的深度綁定，從而構(gòu)筑完整的國(guó)產(chǎn) IP 產(chǎn)業(yè)生態(tài)。已上市公司中 IP 企業(yè)包括芯原股份、國(guó)芯科技、寒武紀(jì)，同時(shí)非上市公司中 IP 企業(yè)包括銳成芯微、牛芯半導(dǎo)體、芯動(dòng)科技、燦芯半導(dǎo)體、芯耀微、和芯微、華夏芯、芯啟源、納能微等。

3、EDA產(chǎn)業(yè)

（1）定義及原因

制造類 EDA 是指面向晶圓制造端、封測(cè)端的 EDA 工具。在晶圓端，EDA 主要負(fù)責(zé)器件建模以及仿真并生成 PDK 數(shù)據(jù)，同時(shí)與 MES、EAP 等廠務(wù)自動(dòng)化軟件系統(tǒng)進(jìn)行結(jié)合?，F(xiàn)代晶圓廠、封測(cè)廠所面對(duì)的制造體系日趨龐大，步驟更加繁瑣，EDA工具平臺(tái)可獲取并處理的數(shù)據(jù)量得到擴(kuò)充，因此也可用于檢測(cè)、分析上述數(shù)據(jù)并給予良率提升解決方案。在封測(cè)端，EDA 主要面向封裝設(shè)計(jì)、仿真和驗(yàn)證工具等。因此對(duì)于國(guó)內(nèi)芯片制造企業(yè)而言，尤其是在發(fā)展先進(jìn)制造工藝的過程中 EDA 工具扮演了重要的角色，上述在制造端獲得的數(shù)據(jù)需要和芯片設(shè)計(jì)端進(jìn)行交互并提出修改意見或方案，以做到設(shè)計(jì)-制造協(xié)同。

（2）相關(guān)公司

EDA 與 IP 具備業(yè)務(wù)協(xié)同效應(yīng)。EDA 產(chǎn)品與 IP 核商業(yè)模式相似，并且 EDA 廠商與 IP 廠商面臨相同客戶，為客戶同時(shí)提供 EDA 產(chǎn)品與 IP 產(chǎn)品將帶來更大價(jià)值。EDA 龍頭公司 Synopsys 與 Cadence 均在 IP 領(lǐng)域有深度布局，市占率分別在第二與第三的位置，而另一 EDA 龍頭 Simense EDA 前身為 Mentor graphics，在其創(chuàng)立早期階段也曾涉足 IP領(lǐng)域。國(guó)內(nèi) EDA 企業(yè)如華大九天、芯愿景等在 IP 領(lǐng)域也具備一些產(chǎn)品線。

04

發(fā)展進(jìn)展

1、UCIe：實(shí)現(xiàn) Chiplet 互聯(lián)標(biāo)準(zhǔn)的關(guān)鍵

隨著 Chiplet 逐步發(fā)展，未來來自不同廠商的芯粒之間的互聯(lián)需求持續(xù)提升。今年三月份出現(xiàn)的 UCIe， 即 UniversalChiplet Interconnect Express，是一種由 Intel、AMD、ARM、高通、三星、臺(tái)積電、日月光、Google Cloud、Meta 和微軟等公司聯(lián)合推出的 Die-to-Die 互連標(biāo)準(zhǔn)，其主要目的是統(tǒng)一 Chiplet（芯粒）之間的互連接口標(biāo)準(zhǔn)，打造一個(gè)開放性的 Chiplet 生態(tài)系統(tǒng)。UCIe 在解決 Chiplet 標(biāo)準(zhǔn)化方面具有劃時(shí)代意義。

2、借助 UCIe 平臺(tái)，未來有望實(shí)現(xiàn)更加完整的 Chiplet 生態(tài)系統(tǒng)

UCIe 產(chǎn)業(yè)聯(lián)盟發(fā)布了涵蓋上述標(biāo)準(zhǔn)的 UCIe1.0 規(guī)范。UCIe 聯(lián)盟在官網(wǎng)上公開表示，該聯(lián)盟需要更多半導(dǎo)體企業(yè)的加入，來打造更全面的 Chiplet 生態(tài)系統(tǒng)。同時(shí)，加盟的芯片企業(yè)越多，意味著該標(biāo)準(zhǔn)將得到更多的認(rèn)可，也有機(jī)會(huì)被更廣泛的采用。UCIe標(biāo)準(zhǔn)出現(xiàn)的最大意義在于，巨頭們合力搭建起了統(tǒng)一的 Chiplet 互聯(lián)標(biāo)準(zhǔn)，這將加速推動(dòng)開放的 Chiplet 平臺(tái)發(fā)展，并橫跨 x86、Arm、RISC-V 等架構(gòu)和指令集。在 UCIe 標(biāo)準(zhǔn)下，未來或許能推出同時(shí)集成 x86 的 Chiplet 芯片和 RISC-V 的Chiplet 芯片的處理器，并通過架構(gòu)的混用同時(shí)滿足 PC 和移動(dòng)應(yīng)用生態(tài)的需求。

3、Chiplet 對(duì)未來產(chǎn)業(yè)的或有影響

傳統(tǒng)的半導(dǎo)體產(chǎn)業(yè)鏈或被重塑。Chiplet產(chǎn)業(yè)會(huì)先經(jīng)歷一個(gè)各自為營(yíng)的過渡期，后形成真正完整的“晶體管級(jí)復(fù)用”時(shí)代。