什么是VHDL語(yǔ)言

·是Very high speed integration circuits HardwareDescription Language的縮寫(xiě);

·70年代和80年代初，由美國(guó)國(guó)防部為他們的超高速集成電路VHSIC計(jì)劃提出的硬件描述語(yǔ)言;

·支持硬件的設(shè)計(jì)、綜合、驗(yàn)證和測(cè)試;

·VHDL有嚴(yán)格、準(zhǔn)確地語(yǔ)法規(guī)范定義，是一個(gè)國(guó)際標(biāo)準(zhǔn)，由IEEE負(fù)責(zé)維護(hù);

·VHDL語(yǔ)言的所有定義都是公開(kāi)的。

VHDL語(yǔ)言的兩個(gè)基本工具

·仿真器
在VHDL的語(yǔ)言參考手冊(cè)沒(méi)有定義一種具體的仿真器，它只是明確地定義了仿真器在VHDL語(yǔ)言的各個(gè)部分必須做的工作。
·綜合器

設(shè)計(jì)過(guò)程中的每一步都可稱(chēng)為一個(gè)綜合環(huán)節(jié)
（1）從自然語(yǔ)言轉(zhuǎn)換到VHDL語(yǔ)言算法表示，即自然語(yǔ)言綜合；
（2）從算法表示轉(zhuǎn)換到寄存器傳輸級(jí)(Register TransportLevel，RTL)，即從行為域到結(jié)構(gòu)域的綜合，即行為綜合；

（3）RTL級(jí)表示轉(zhuǎn)換到邏輯門(mén)(包括觸發(fā)器)的表示，即邏輯綜合；
（4）從邏輯門(mén)表示轉(zhuǎn)換到版圖表示(ASIC設(shè)計(jì))，或轉(zhuǎn)換到FPGA的配置網(wǎng)表文件，可稱(chēng)為版圖綜合或結(jié)構(gòu)綜合。有了版圖信息就可以把芯片生產(chǎn)出來(lái)了。有了對(duì)應(yīng)的配置文件，就可以使對(duì)應(yīng)的FPGA變成具有專(zhuān)門(mén)功能的電路器件。

VHDL語(yǔ)言基本概念

VHDL允許你的設(shè)計(jì)被描述使用任何一種設(shè)計(jì)方法:
?自頂向下 (Top-down )

?自底向上 (Bottom-up
?從中間開(kāi)始 (Middle-out)
所以VHDL即適用于底層的硬件門(mén)級(jí)電路的描述也適用于更加抽象的硬件行為或者功能的描述。

一個(gè)成功的、高水平的電路設(shè)計(jì)需要一種描述語(yǔ)言，相關(guān)的工具軟件和適當(dāng)?shù)脑O(shè)計(jì)方法。
VHDL就是這樣的一種硬件描述語(yǔ)言，您所要選擇的只是工具軟件和設(shè)計(jì)方法而已。

VHDL的優(yōu)點(diǎn)

VHDL主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)、行為、功能和接口。
含有許多具有硬件特征的語(yǔ)句。
語(yǔ)言形式和描述風(fēng)格與句法是十分類(lèi)似于一般的計(jì)算機(jī)高級(jí)語(yǔ)言。

VHDL的程序結(jié)構(gòu)特點(diǎn)是將一項(xiàng)工程設(shè)計(jì)，或稱(chēng)為設(shè)計(jì)實(shí)體 (可以是一個(gè)元件，一個(gè)電路模塊或一個(gè)系統(tǒng))分成外部 (或可稱(chēng)為部分及端口)和內(nèi)部 (或稱(chēng)不可視部分)，既涉及實(shí)體的內(nèi)部功能和算法完成部分。在對(duì)一個(gè)設(shè)計(jì)實(shí)體定義了外部界面后，一旦其內(nèi)部開(kāi)發(fā)完成后，其他的設(shè)計(jì)就可以直接調(diào)用這個(gè)實(shí)體。這種將設(shè)計(jì)實(shí)體分成內(nèi)外部分的概念是VHDL系統(tǒng)設(shè)計(jì)的基本點(diǎn)。

1)與其他的硬件描述語(yǔ)言相比，VHDL具有更強(qiáng)的行為描述能力，從而決定了他成為系統(tǒng)設(shè)計(jì)領(lǐng)域最佳的硬件描述語(yǔ)言。強(qiáng)大的行為描述能力是避開(kāi)具體的器件結(jié)構(gòu)，從邏輯行為上描述和設(shè)計(jì)大規(guī)模電子系統(tǒng)的重要保證。
2)VHDL豐富的仿真語(yǔ)句和庫(kù)函數(shù)，使得在任何大系統(tǒng)的設(shè)計(jì)早期就能查驗(yàn)設(shè)計(jì)系統(tǒng)的功能可行性，隨時(shí)可對(duì)設(shè)計(jì)進(jìn)行仿真模擬。

3)VHDL語(yǔ)的行為描述能力和程序結(jié)構(gòu)決定了他具有支持大規(guī)模設(shè)計(jì)的分解和已有設(shè)計(jì)的再利用功能。符合市場(chǎng)需求的大規(guī)模系統(tǒng)高效、高速的完成必須有多人甚至多個(gè)代發(fā)組共同并行工作才能實(shí)現(xiàn)。
4)對(duì)于用VHDL完成的一個(gè)確定的設(shè)計(jì)，可以利用EDA工具進(jìn)行邏輯綜合和優(yōu)化，并自動(dòng)的把VHDL描述設(shè)計(jì)轉(zhuǎn)變成門(mén)級(jí)網(wǎng)表。5)VHDL對(duì)設(shè)計(jì)的描述具有相對(duì)獨(dú)立性，設(shè)計(jì)者可以不懂硬件的結(jié)構(gòu)，也不必管理最終設(shè)計(jì)實(shí)現(xiàn)的目標(biāo)器件是什么，而進(jìn)行獨(dú)立的設(shè)計(jì)。