承前：從去耦半徑出發(fā)，通過去耦半徑的計(jì)算，讓大家直觀的看到我們常見的電容的“有效范圍”問題。

本節(jié)：討論濾波電容的位置與PDN阻抗的關(guān)系，提出“全局電容”與“局部電容”的概念。能看到當(dāng)電容呈現(xiàn)“全局特性”的時(shí)候，電容的位置其實(shí)沒有想象中那么重要。

啟后：多層板設(shè)計(jì)的時(shí)候，電容傾向于呈現(xiàn)“全局特性”，“電源加磁珠”的設(shè)計(jì)方法，會(huì)影響電容在全局范圍內(nèi)起作用。同時(shí)電源種類太多，還會(huì)帶來其他設(shè)計(jì)問題。

通過上一篇文章，我們知道平常“耳熟能詳”的電容去耦半徑理論，對(duì)PCB設(shè)計(jì)其實(shí)沒有什么指導(dǎo)意義。0.1uf的電容去耦半徑足夠大，設(shè)計(jì)中參考這個(gè)值沒有用處，工程師還是會(huì)“盡量”把0.1uf電容靠近芯片的電源管教放置。PCB設(shè)計(jì)師需要更有效的理論來指導(dǎo)電容的布局設(shè)計(jì)。

既然簡(jiǎn)單的用四分之一波長(zhǎng)理論推算的電容去耦半徑不起作用，那么電容放置得離芯片電源管腳比較遠(yuǎn)，還會(huì)有哪些影響呢？很多人都答對(duì)了，影響安裝電感。

在上一個(gè)專題的第四篇文章里面，已經(jīng)討論過電容安裝電感的估算。這一次，我們來更詳細(xì)的看看安裝電感。從圖1能看到，安裝電感可以簡(jiǎn)單分為L(zhǎng) above和 L below。

在這里引入兩個(gè)概念：Labove 、Lbelow (電容和IC下面的電流回路大小不一定一樣，但在這里分析的時(shí)候，假定大小等同）

總電感：LTotal= 2Labove+Lbelow

Labove包括電容的ESL和Fan out帶來的電感，我們會(huì)另外專題討論電容的Fan out問題。至于L below就更多收到電容位置的影響。簡(jiǎn)單來說，電容離芯片電源管腳越遠(yuǎn)，L below圍成的面積就越大，相應(yīng)的安裝電感就越大。

更具體點(diǎn)，Lbelow主要是兩個(gè)過孔的自感和互感，當(dāng)電容的位置離IC器件更近時(shí)，如圖2所示，Lbelow的互感增大，因互感的作用與自感的作用相反，導(dǎo)致其整體電感減小，充放電速率更快

可以列出一堆公式來推導(dǎo)這個(gè)互感乃至L below，但這個(gè)不是高速先生的風(fēng)格。

其實(shí)從圖1可以簡(jiǎn)單看出，G和P之間的距離對(duì)L below影響很大，G和P之間的距離越近，L below對(duì)應(yīng)的陰影區(qū)域面積就越小。而L below越小，也就意味這電容可以放得越遠(yuǎn)，換句話說，電容的有效濾波范圍更大。電容也就更加傾向于呈現(xiàn)“全局”特性。

下一節(jié)我們還會(huì)通過一個(gè)直觀的仿真，讓大家看到平面距離與安裝電感的關(guān)系，以及為什么說在新的設(shè)計(jì)條件下，電容會(huì)呈現(xiàn)全局特性。

圖3是一個(gè)簡(jiǎn)單的總結(jié)，更具體的分析，請(qǐng)聽下回分解。

問題來了：“濫用”磁珠，會(huì)帶來哪些壞處？什么情況下我們需要使用磁珠對(duì)電源進(jìn)行隔離？什么情況下，“濫用”磁珠會(huì)帶來負(fù)面影響？

作者：吳均

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