【基于FPGA的圖像處理工程】邊緣檢測工程之Ascii轉(zhuǎn)十六進制模塊代碼解析
【基于FPGA的圖像處理工程】
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?Ascii轉(zhuǎn)十六進制模塊的功能：將ASCII所對應(yīng)的16進制數(shù)，轉(zhuǎn)成實質(zhì)的16進制數(shù)。
?一、設(shè)計架構(gòu)
上圖是Ascii碼表對應(yīng)的數(shù)據(jù)。我們從圖中可以獲取到如下關(guān)鍵信息。
1.? ?? ??Ascii碼0~9對應(yīng)的十六進制數(shù)為8’h30~8’h39，也就是說收到ASCII碼的16進制數(shù)8’h30~8’h39時，就轉(zhuǎn)成0~9，也就是減去8’h30。
2.? ?? ?Ascii碼A~F對應(yīng)的十六進制數(shù)為8’h41~8’h46，也就是說收到ASCII碼的16進制數(shù)8’h41~8’h46時，就轉(zhuǎn)成A~F，也就是減去8’h37。
3.? ?? ?Ascii碼a~f對應(yīng)的十六進制數(shù)為8’h61~8’h66，也就是說收到ASCII碼的16進制數(shù)8’h61~8’h66時，就轉(zhuǎn)成a~f，也就是減去8’h57。
?本模塊的功能，是對ASCII碼的0~9，a~f，A~F進行轉(zhuǎn)換，其他數(shù)據(jù)不轉(zhuǎn)換，不在此范圍的，數(shù)據(jù)無效。例如：
? ?? ???當(dāng)din=8’h31（字符1）,且din_vld = 1，則dout=4’h1,dout_vld=1;
? ?? ???當(dāng)din=8’h41（大寫字母A）時，且din_vld=1，則dout=4‘d10，dout_vld=1;
? ?? ???如果輸入的ASCII不在數(shù)字0~9，A~F,a~f的時候，dout_vld就輸出0。
? ?? ???當(dāng)din=8’h49（大寫字母I）時，且din_vld=1，則dout=0，dout_vld=0。
二、信號的意義
? 三、參考代碼
下面展出本模塊的設(shè)計，歡迎進一步交流，如果需要源代碼，歡迎與本人聯(lián)系。
module acsii2hex(
? ? clk? ?? ?,
? ? rst_n? ? ,
? ? din? ?? ?,
? ? din_vld??,
? ?
? ? dout? ? ,
? ? dout_vld? ?
? ? );
? ? parameter? ?? ?DIN_W =? ?? ?? ?8;
? ? parameter? ?? ?DOUT_W =? ?? ???4;
? ?
? ? input? ?? ?? ?? ?? ?clk? ?? ?? ?;
? ? input? ?? ?? ?? ?? ?rst_n? ?? ? ;
? ? input [DIN_W-1:0]? ?din? ?? ?? ?;
? ? input? ?? ?? ?? ?? ?din_vld? ???;
? ? wire??[DIN_W-1:0]? ?din? ?? ?? ?;
? ? wire? ?? ?? ?? ?? ? din_vld? ???;
? ? output[DOUT_W-1:0]??dout? ?? ???;
? ? output? ?? ?? ?? ???dout_vld? ? ;
? ? reg? ?[DOUT_W-1:0]??dout? ?? ???;
? ? reg? ?? ?? ?? ?? ???dout_vld? ? ;
? ? always??@(posedge clk or negedge rst_n)begin
? ?? ???if(rst_n==1'b0)begin
? ?? ?? ?? ?dout_vld <= 0;
? ?? ???end
? ?? ???else if(din_vld&&((din>=8'd48&&din<8'd58)||(din>=8'd65&&din<8'd71)||(din>=8'd97&&din<8'd103)))begin
? ?? ?? ?? ?dout_vld <= 1;
? ?? ???end
? ?? ???else begin
? ?? ?? ?? ?dout_vld <= 0;
? ?? ???end
? ? end
? ? always@(posedge clk or negedge rst_n)begin
? ?? ???if(rst_n==1'b0)begin
? ?? ?? ?? ?dout <= 0;
? ?? ???end
? ?? ???else if(din>=8'd48&&din<8'd58) begin
? ?? ?? ?? ?dout <= din - 8'd48;
? ?? ???end
? ?? ???else if(din>=8'd65&&din<8'd71) begin
? ?? ?? ?? ?dout <= din - 8'd55;
? ?? ???end
? ?? ???else if(din>=8'd97&&din<8'd103) begin
? ?? ?? ?? ?dout <= din - 8'd87;
? ?? ???end
? ?? ???else begin
? ?? ?? ?? ?dout <= 0;
? ?? ???end? ?
? ? end
? ? endmodule
復(fù)制代碼
明德?lián)P專注FPGA研究，我司正在連載兩本書籍：《基于FPGA至簡設(shè)計法實現(xiàn)的圖像邊緣檢測系統(tǒng)》（http://www.fpgabbs.cn/forum.php?mod=viewthread&tid=691）、《ASIC和FPGA時序約束理論與應(yīng)用》（http://www.fpgabbs.cn/forum.php?mod=viewthread&tid=705），有興趣點擊觀看。
