正點(diǎn)原子手把手教你學(xué)FPGA-基于開(kāi)拓者V1/新起點(diǎn)V1
2023-06-26 00:05 作者:可不能睡大覺(jué)O0O0O0O0 | 我要投稿
語(yǔ)法
基礎(chǔ)知識(shí)
?
12_語(yǔ)法篇_Verilog基礎(chǔ)語(yǔ)法 P13 - 00:58
?0低1高X未知Z高阻
?
12_語(yǔ)法篇_Verilog基礎(chǔ)語(yǔ)法 P13 - 04:24
?二b八o十d十六h
4'b0101 4'd2 4'ha
’b0101 默認(rèn)為32‘b0101
100 默認(rèn)為32’d100
默認(rèn)為32位帶寬的10進(jìn)制
?
12_語(yǔ)法篇_Verilog基礎(chǔ)語(yǔ)法 P13 - 10:08
?模塊端口信號(hào)（變量常量）
a1$_
數(shù)據(jù)類(lèi)型
?
12_語(yǔ)法篇_Verilog基礎(chǔ)語(yǔ)法 P13 - 16:03
?實(shí)際數(shù)字電路：寄存器 線網(wǎng)
編輯器識(shí)別：參數(shù)
?
12_語(yǔ)法篇_Verilog基礎(chǔ)語(yǔ)法 P13 - 17:05
?reg [31:0] delay_cnt;//32位延時(shí)計(jì)數(shù)寄存器
默認(rèn)位寬為1
reg在always initial語(yǔ)句時(shí)賦值
always 有時(shí)鐘信號(hào) 為觸發(fā)器，否則為硬件連線
不賦值時(shí)為X
?
12_語(yǔ)法篇_Verilog基礎(chǔ)語(yǔ)法 P13 - 22:54
?不能存值 值由驅(qū)動(dòng)變量的元件決定（門(mén)，連續(xù)賦值語(yǔ)句，assign）
wire tri
不賦值時(shí)為Z
?
12_語(yǔ)法篇_Verilog基礎(chǔ)語(yǔ)法 P13 - 26:30
?參數(shù)：常量
parameter H_SYNC = 11‘d1；
?
12_語(yǔ)法篇_Verilog基礎(chǔ)語(yǔ)法 P13 - 32:31
??
12_語(yǔ)法篇_Verilog基礎(chǔ)語(yǔ)法 P13 - 33:02
?a/b只有整數(shù)
%
相同為0，不同為1，即
1 ^ 1 = 0
0 ^ 0 = 0
1 ^ 0 = 1
由運(yùn)算規(guī)則可知，任何二進(jìn)制數(shù)與零異或，都會(huì)等于其本身，即 A ^ 0 = A
?
13_語(yǔ)法篇_程序框架 P14 - 00:51
??
13_語(yǔ)法篇_程序框架 P14 - 04:35
?
?
13_語(yǔ)法篇_程序框架 P14 - 06:13
?block
?
13_語(yǔ)法篇_程序框架 P14 - 21:33
?
?
14_語(yǔ)法篇_高級(jí)知識(shí)點(diǎn) P15 - 00:49
??
14_語(yǔ)法篇_高級(jí)知識(shí)點(diǎn) P15 - 16:20
?阻塞={組合邏輯}輸入電平/非阻塞<={時(shí)序邏輯}觸發(fā)沿【給寄存器類(lèi)型，即initial+always】
?
14_語(yǔ)法篇_高級(jí)知識(shí)點(diǎn) P15 - 32:36
?- ?14_語(yǔ)法篇_高級(jí)知識(shí)點(diǎn) P15 - 34:30?
- ?14_語(yǔ)法篇_高級(jí)知識(shí)點(diǎn) P15 - 37:29?
運(yùn)算符
標(biāo)簽：
