報(bào)告出品方：中郵證券

以下為報(bào)告原文節(jié)選

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1 后摩爾時(shí)代，先進(jìn)封裝成為提升芯片性能重要解法

1.1 摩爾定律放緩，先進(jìn)封裝日益成為提升芯片性能重要手段

隨著摩爾定律放緩，芯片特征尺寸接近物理極限，先進(jìn)封裝成為提升芯片性能，延續(xù)摩爾定律的重要手段。先進(jìn)封裝是指處于前沿的封裝形式和技術(shù)，通過優(yōu)化連接、在同一個(gè)封裝內(nèi)集成不同材料、線寬的半導(dǎo)體集成電路和器件等方式，提升集成電路的連接密度和集成度。當(dāng)前全球芯片制程工藝已進(jìn)入 3-5nm 區(qū)間，接近物理極限，先進(jìn)制程工藝芯片的設(shè)計(jì)難度、工藝復(fù)雜度和開發(fā)成本大幅增加，摩爾定律逐漸失效，半導(dǎo)體行業(yè)進(jìn)入“后摩爾時(shí)代”。集成電路前道制程工藝發(fā)展受限，但隨著人工智能等新興應(yīng)用場(chǎng)景的快速發(fā)展，對(duì)于芯片性能的要求日益提高，越來越多集成電路企業(yè)轉(zhuǎn)向后道封裝工藝尋求先進(jìn)技術(shù)方案，以確保產(chǎn)品性能的持續(xù)提升。以系統(tǒng)級(jí)封裝（SiP）、倒裝焊封裝（FC）、扇出型集成電路封裝（Fan-Out）等為代表的先進(jìn)封裝技術(shù)應(yīng)運(yùn)而生，在“后摩爾時(shí)代”逐步發(fā)展為推動(dòng)芯片性能提升的主要研發(fā)方向，也成為封裝產(chǎn)業(yè)增長的主要驅(qū)動(dòng)力。

1.2 先進(jìn)封裝份額占比提升，2.5D/3D 封裝增速領(lǐng)先先進(jìn)封裝

AI 帶動(dòng)先進(jìn)封裝需求。TrendForce 報(bào)告指出，聊天機(jī)器人等生成式 AI 應(yīng)用爆發(fā)式增長，帶動(dòng) 2023 年 AI 服務(wù)器開發(fā)大幅擴(kuò)張。這種對(duì)高端 AI 服務(wù)器的依賴，需要使用高端 AI 芯片，這不僅將拉動(dòng) 2023~2024 年 HBM 的需求，而且預(yù)計(jì)還將在 2024 年帶動(dòng)先進(jìn)封裝產(chǎn)能增長 30~40%。
先進(jìn)封裝增速高于整體封裝，2.5D/3D 封裝增速居先進(jìn)封裝之首。根據(jù) Yole，2021 年，先進(jìn)封裝市場(chǎng)規(guī)模約 375 億美元，占整體封裝市場(chǎng)規(guī)模的 44%，預(yù)計(jì)到2027 年將提升至占比 53%，約 650 億美元，CAGR21-27為 9.6%，高于整體封裝市場(chǎng)規(guī)模 CAGR21-27 6.3%。先進(jìn)封裝中的 2.5D/3D 封裝多應(yīng)用于(x)PU, ASIC, FPGA, 3D NAND, HBM, CIS 等，受數(shù)據(jù)中心、高性能計(jì)算、自動(dòng)駕駛等應(yīng)用的驅(qū)動(dòng)，2.5D/3D封裝市場(chǎng)收入規(guī)模 CAGR21-27高達(dá) 14%，在先進(jìn)封裝多個(gè)細(xì)分領(lǐng)域中位列第一。

1.3 先進(jìn)封裝處于晶圓制造與封測(cè)的交叉區(qū)域

先進(jìn)封裝處于晶圓制造與封測(cè)制程中的交叉區(qū)域，涉及 IDM、晶圓代工、封測(cè)廠商。先進(jìn)封裝要求在晶圓劃片前融入封裝工藝步驟，具體包括應(yīng)用晶圓研磨薄化、重布線（RDL）、凸塊制作（Bumping）及硅通孔（TSV）等工藝技術(shù)，涉及與晶圓制造相似的光刻、顯影、刻蝕、剝離等工序步驟，從而使得晶圓制造與封測(cè)前后道制程中出現(xiàn)中道交叉區(qū)域，如圖表 4 所示。
前后道大廠爭先布局先進(jìn)封裝，競(jìng)爭格局較為集中。后摩爾時(shí)代，先進(jìn)制程成本快速提升，一些晶圓代工大廠發(fā)展重心正在從過去追求更先進(jìn)納米制程，轉(zhuǎn)向封裝技術(shù)的創(chuàng)新。諸如臺(tái)積電、英特爾、三星、聯(lián)電等芯片制造廠商紛紛跨足封裝領(lǐng)域。先進(jìn)封裝競(jìng)爭格局較為集中，全球主要的 6 家廠商，包括 2 家 IDM 廠商(英特爾、三星)，一家代工廠商(臺(tái)積電)，以及全球排名前三的封測(cè)廠商(日月光、Amkor、JCET)，共處理了超過 80%的先進(jìn)封裝晶圓。

2 CoWoS：臺(tái)積電的 2.5D 先進(jìn)封裝技術(shù)

CoWoS（Chip On Wafer On Substrate）是臺(tái)積電的一種 2.5D 先進(jìn)封裝技術(shù)，由 CoW 和 oS 組合而來：先將芯片通過 Chip on Wafer（CoW）的封裝制程連接至硅晶圓，再把 CoW 芯片與基板（Substrate）連接，整合成 CoWoS。核心是將不同的芯片堆疊在同一片硅中介層實(shí)現(xiàn)多顆芯片互聯(lián)。在硅中介層中，臺(tái)積電使用微凸塊（μBmps）、硅通孔（TSV）等技術(shù)，代替了傳統(tǒng)引線鍵合用于裸片間連接，大大提高了互聯(lián)密度以及數(shù)據(jù)傳輸帶寬。CoWoS 技術(shù)能夠提高系統(tǒng)性能、降低功耗、縮小封裝尺寸，也為臺(tái)積電在后續(xù)的封裝技術(shù)保持領(lǐng)先奠定了基礎(chǔ)。

根據(jù)采用的不同的中介層（interposer），臺(tái)積電把 CoWoS 封裝技術(shù)分為三種類型——CoWoS-S（Silicon Interposer）、CoWoS-R（RDL Interposer）以及CoWoS-L（Local Silicon Interconnect and RDL Interposer）。
2.1 CoWoS-S：最經(jīng)典的 CoWoS 技術(shù)，以硅基板作為中介層

CoWoS-S（Silicon Interposer）即 2011 年首次亮相的用硅（Si）襯底作為中 介 層 的 先 進(jìn) 封 裝 技 術(shù) （ chip-on-wafer-on-substrate with silicon interposer），提供廣泛的中介層尺寸、HBM 立方體數(shù)量和封裝尺寸，可以實(shí)現(xiàn)大于 2X 的光罩尺寸（1,700mm2），中介層集成了領(lǐng)先的 SoC 芯片和四個(gè)以上的HBM2/HBM2E 立方體。在過去，“CoWoS”一般即指以硅基板作為中介層的先進(jìn)封裝技術(shù)。

CoWoS-S 從 2011 年的第一代升級(jí)到 2021 年的第五代，第六代技術(shù)有望于2023 年推出，將會(huì)在基板上封裝 2 顆運(yùn)算核心，同時(shí)可以板載多達(dá) 12 顆 HBM 緩存芯片。第五代 CoWoS-S 技術(shù)使用了全新的 TSV 解決方案，更厚的銅連接線，晶體管數(shù)量是第 3 代的 20 倍。它的硅中介層擴(kuò)大到 2500mm2，相當(dāng)于 3 倍光罩面積，擁有 8 個(gè) HBM2E 堆棧的空間，容量高達(dá) 128 GB。并且，臺(tái)積電以 Metal Tim形式提供最新高性能處理器散熱解決方案，與第一代 Gel TIM 相比，封裝熱阻降低至 0.15 倍。

2.2 CoWoS-R：使用 RDL 替代硅作為中介層

CoWoS-R（RDL Interposer）是使用有機(jī)基板/重新布線層（RDL）替代了硅（Si）作為中介層的先進(jìn)封裝技術(shù)。CoWoS-R 采用 InFO 技術(shù)使用 RDL 作為中介層并為 chiplets 之間的互連提供服務(wù)，特別是在 HBM（高帶寬存儲(chǔ)器）和 SoC 異構(gòu)集成中。RDL 中介層由聚合物和銅走線組成，機(jī)械靈活性相對(duì)較高，這種靈活性增強(qiáng)了 C4 接頭的完整性，并允許新封裝可以擴(kuò)大其尺寸以滿足更復(fù)雜的功能需求。

CoWoS-R 技術(shù)的主要特點(diǎn)包括：

1）RDL interposer 由多達(dá) 6L 銅層組成，用于最小間距為 4um 間距（2um 線寬/間距）的布線。
2）RDL 互連提供良好的信號(hào)和電源完整性性能，路由線路的 RC 值較低，可實(shí)現(xiàn)高傳輸數(shù)據(jù)速率。共面 GSGSG 和具有六個(gè) RDL 互連的層間接地屏蔽可提供卓越的電氣性能。
3）RDL 層和 C4/UF 層由于 SoC 與相應(yīng)襯底之間的 CTE 不匹配而提供了良好的緩沖效果。C4 凸塊的應(yīng)變能密度大大降低。
2.3 CoWoS-L：使用小芯片和 RDL 作為中介層，融合 CoWoS-S 和 InFO技術(shù)優(yōu)點(diǎn)

CoWoS-L（Local Silicon Interconnect and RDL Interposer）是使用小芯片（chiplet）和 RDL 作為中介層（硅橋）的先進(jìn)封裝技術(shù)，結(jié)合了 CoWoS-S 和InFO 技術(shù)的優(yōu)點(diǎn)，具有靈活的集成性。CoWoS-L 使用內(nèi)插器與 LSI（本地硅互連）芯片進(jìn)行芯片間互連，以及用于電源和信號(hào)傳輸?shù)?RDL 層，從 1.5 倍 reticle interposer 尺寸和 1 倍 SoC+4 倍 HBM 立方體開始，并將向前擴(kuò)展，將包絡(luò)擴(kuò)大到更大的尺寸，以集成更多芯片。

CoWoS-L 服務(wù)的主要功能包括：

1）LSI 芯片，用于通過多層亞微米銅線實(shí)現(xiàn)高布線密度晶粒互連。LSI 芯片可以在每個(gè)產(chǎn)品中具有多種連接架構(gòu)（例如 SoC 到 SoC、SoC 到 chiplet、SoC 到HBM 等），也可以重復(fù)用于多個(gè)產(chǎn)品。相應(yīng)的金屬類型、層數(shù)和間距與 CoWoS-S 的產(chǎn)品一致。
2）基于成型的中介層，正面和背面具有寬間距的 RDL 層，TIV（通過中介層通孔）用于信號(hào)和功率傳輸，可在高速傳輸中提供低高頻信號(hào)損失。

3）能夠在 SoC 芯片下方集成其他元件，例如獨(dú)立的 IPD（集成無源器件），以支持其與更好的 PI/SI 的信號(hào)通信。
3 超越摩爾（MtM）提速，制造設(shè)備為關(guān)鍵

3.1 光刻設(shè)備是超越摩爾的支柱，鍵合設(shè)備推動(dòng)先進(jìn)封裝

在摩爾定律的引導(dǎo)下，集成電路行業(yè)始終保持高速發(fā)展，晶體管特征尺寸己從 90nm 向 7nm 邁進(jìn)。隨著晶體管特征尺寸日益接近物理極限，量子效應(yīng)和短溝道效應(yīng)愈發(fā)嚴(yán)重，內(nèi)部電子自發(fā)地通過源極和漏極，導(dǎo)致漏電流增加，限制了晶體管的進(jìn)一步縮小。因此，按照摩爾定律的方式，通過縮小晶體管特征尺寸來提升集成電路性能、降低功耗變得越發(fā)困難，晶體管將會(huì)快速地接近約 5nm 的極限柵極長度，因此探索新的溝道材料和器件結(jié)構(gòu)是推動(dòng) IC 產(chǎn)業(yè)繼續(xù)發(fā)展的兩條極為重要的路線。
三維（Three-dimensional）集成是超越摩爾（More than Moore，下文簡稱MtM）至關(guān)重要的研究應(yīng)用方向。3D 集成的定義是將摩爾晶圓或芯片在垂直于晶圓或芯片平面方向上進(jìn)行堆疊，集成電路技術(shù)由二維平面向三維方向發(fā)展，該技術(shù)分段實(shí)現(xiàn)，首先實(shí)現(xiàn)幾層的三維封裝，隨著時(shí)間的推移，三維集成芯片層數(shù)將會(huì)不斷增加。采用全新結(jié)構(gòu)的 3D 集成是推動(dòng)半導(dǎo)體行業(yè)發(fā)展的重要技術(shù)，諸如存儲(chǔ)器、邏輯器件、傳感器和處理器等不同類型的器件和軟件的復(fù)雜集成，以及新材料和先進(jìn)的芯片堆疊技術(shù)，都需要基于 3D 集成技術(shù)。
晶圓級(jí)封裝鍵合技術(shù)為實(shí)現(xiàn) 3D 集成的有力抓手。3D 集成技術(shù)存在晶圓級(jí)對(duì)準(zhǔn)精度、鍵合完整性、晶圓減薄與均勻性控制以及層內(nèi)（層間）互聯(lián)這 4 項(xiàng)挑戰(zhàn)，隨著摩爾定律逼近材料與器件的物理極限，源于微機(jī)電系統(tǒng)（Micro Electro Mechanical Systems，MEMS）制造技術(shù)的晶圓級(jí)封裝鍵合技術(shù)逐漸進(jìn)入集成電路制造領(lǐng)域，成為實(shí)現(xiàn)存儲(chǔ)器、邏輯器件、射頻器件等部件的三維堆疊同質(zhì)/異質(zhì)集成，進(jìn)而提升器件性能和功能，降低系統(tǒng)功耗、尺寸與制造成本的重要技術(shù)途徑，對(duì)滿足集成電路高集密度、高功能密度和高性能集成的迫切需求，突破國內(nèi)自主可控平面集成能力不足的瓶頸，實(shí)現(xiàn)集成電路由平面集成向三維立體集成的跨越式發(fā)展有重要的戰(zhàn)略價(jià)值。因此，英特爾、三星及臺(tái)積電等知名企業(yè)及眾多高校、科研院所均圍繞晶圓級(jí)封裝鍵合開展了設(shè)備、器件、工藝的研究。

光刻設(shè)備是超越摩爾變革的支柱，鍵合設(shè)備則推動(dòng)先進(jìn)封裝的發(fā)展。就設(shè)備而言，晶圓級(jí)封裝鍵合設(shè)備和光刻設(shè)備因超越摩爾（MtM）提速愈發(fā)關(guān)鍵。MtM 市場(chǎng)涵蓋 MEMS、CMOS 圖像傳感器（CIS）、電源和射頻（RF）以及先進(jìn)封裝（AP）等，MtM 設(shè)備包括晶圓對(duì)晶圓（Wafer-to-Wafer，W2W）永久鍵合、光刻、臨時(shí)鍵合和解鍵合設(shè)備，這三類設(shè)備的技術(shù)路線和相關(guān)應(yīng)用如下圖所示。

光刻設(shè)備：從傳統(tǒng)使用的曝光機(jī)（mask aligner）正持續(xù)過渡到步進(jìn)投影光刻機(jī)或掃描儀，同時(shí)加速采用無掩模光刻。這種變化是由超越摩爾器件微型化、超越摩爾器件與其他超越摩爾單元或主流器件集成在芯片或系統(tǒng)中，以及增加圖案化過程良率所驅(qū)動(dòng)的。器件集成的趨勢(shì)如 3D 堆疊和重構(gòu)晶圓，需要對(duì)光刻設(shè)備進(jìn)行修改，以解決先進(jìn)封裝中的鍵合工藝缺陷。這些缺陷可能包括襯底翹曲、錯(cuò)位和厚度不均勻。

鍵合設(shè)備：在永久鍵合設(shè)備方面，背面照明（BSI）CMOS 圖像傳感器的混合鍵合發(fā)展迅速?；旌湘I合用于 3D 集成和堆疊，主要用于存儲(chǔ)器和邏輯器件。表面活化鍵合（SAB）現(xiàn)用于硅絕緣體（SOI）和專用于電源及射頻應(yīng)用的工程襯底。
臨時(shí)鍵合設(shè)備則受襯底減薄和處理尤其是先進(jìn)封裝的推動(dòng)而有較快發(fā)展。
3.2 MtM 設(shè)備（W2W 永久鍵合、光刻、臨時(shí)鍵合和解鍵合設(shè)備）相關(guān)工藝與流程

晶圓鍵合設(shè)備：晶圓鍵合設(shè)備通過化學(xué)和物理作用將兩塊同質(zhì)或異質(zhì)晶片緊密地結(jié)合起來，從而實(shí)現(xiàn)微電子材料、光電材料及其納米等級(jí)微機(jī)電元件的電氣互聯(lián)、功能集成和器件封裝。晶圓鍵合設(shè)備廣泛應(yīng)用于射頻器件、慣性器件、光電器件、信息處理器件及 3D 集成邏輯集成電路的先進(jìn)封裝制造，對(duì)位精度、鍵合溫度均勻性、鍵合壓力范圍及控制精度對(duì)晶圓鍵合工藝具有重要影響。
晶圓鍵合工藝過程：首先將待鍵合的一組晶圓進(jìn)行預(yù)處理、清洗、視覺對(duì)準(zhǔn)，進(jìn)而通過不同方法實(shí)現(xiàn)晶圓對(duì)的鍵合。晶片接合后，界面的原子受到外力的作用而產(chǎn)生反應(yīng)形成共價(jià)鍵結(jié)合成一體，并使接合界面達(dá)到特定的鍵合強(qiáng)度，稱之為永久性鍵合。若借助粘結(jié)劑將晶片接合，也可作為臨時(shí)鍵合，通過將器件晶圓固定在承載晶圓上，可為超薄器件晶圓提供足夠的機(jī)械支撐，保證器件晶圓能夠順利安全地完成后續(xù)工藝制程，如光刻、刻蝕、鈍化、濺射、電鍍和回流焊。

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