doc主要用來存放參考文檔，數(shù)據(jù)手冊之類的

rtl主要用來存放設計輸入文件（verilog代碼文件）

sim主要用來存放仿真文件

par用來存放quartus的工程文件

有點像嵌入式里面mdk的那個工程模板

打開quartus之后創(chuàng)建新工程：

這里是讓選擇開發(fā)板的器件型號

選這個就行了。

然后一路finish就來到了這里：

如果發(fā)現(xiàn)芯片選錯了可以在那個位置雙擊，重新選。

然后開始編verilog代碼

左上角，new，file，選擇verilog HDLfile

服了。。百度網(wǎng)盤下資源下漏了。。有個verilog的代碼壓縮包沒下下來。算了，先跳過去吧。

總之創(chuàng)建完了之后，會有一個后綴名.v的文件，在里面寫代碼，編輯，弄完了之后保存的時候選擇之前創(chuàng)建的rtl目錄下面。

下面有個勾選項：是否把文件添加到工程，勾選上

如果已經(jīng)有現(xiàn)成的文件，選中files欄

雙擊里面的files，出來這么個東西：

點那三個點，找到現(xiàn)成的.v文件，選擇打開，然后回來的時候點一下那個Add，ok

然后在這個位置可以調(diào)節(jié)一些字體大小之類的東西

在這里，把下面那個save backup file取消勾選，這是用來自動生成備份文件的，把那個tab，改成四個空格

然后來學一下時序約束

定義：用于描述設計人員對時序的要求，比如時鐘頻率，輸入輸出的延時等等。

設計者需要告訴EDA工具設計中所使用的時鐘的頻率是多少，然后工具才能按照所要求的時鐘頻率優(yōu)化布局布線，使設計能夠在要求的時鐘頻率下正常工作。

為什么需要做時序約束：fpga實現(xiàn)的數(shù)據(jù)傳遞的時候是存在延遲的，需要干預布局布線，減小延遲，優(yōu)化布局布線

建立時間：觸發(fā)器時鐘信號上升沿到來之前，數(shù)據(jù)穩(wěn)定不變的時間，如果建立時間不夠，數(shù)據(jù)將不能在這個時鐘上升沿被穩(wěn)定的打入觸發(fā)器，Tsu就是指這個最小的穩(wěn)定時間。

保持時間：上升沿到來之后，數(shù)據(jù)穩(wěn)定不變的時間，若時間不夠數(shù)據(jù)也不能穩(wěn)定的打入觸發(fā)器，Th指這個最小的保持時間

時序模型：

這里區(qū)分Tclka和Tclkb的目的也是為了區(qū)分，原因在于這兩個東西由于連線長度不同，也會有一些微小的差別。

這個時候做了時許約束之后就可以更好的進行布局布線，減小這種微弱的差別。如果加了時序約束還是沒法解決問題，就需要修改代碼。

通俗來說，就是因為代碼寫出來的時候，各個功能模塊的資源、寄存器資源、布線資源是隨機分布的，布線不同路徑導致延時時間不同，這樣的話就會導致競爭冒險的出現(xiàn)。因此為了避免這種情況，必須對FPGA資源布局布線進行時序約束以滿足設計要求。

實例：如何創(chuàng)捷時序約束？

打開已有的工程之后，先編譯通過，然后點這個：

會出來一個編譯報告，點這個timequest

下面的幾個紅色的就說明：時序不滿足

所以這個時候需要做一個時序約束，告知外部輸入時鐘的晶振的周期，頻率

那個85c和0c指的是不同的溫度，正常來說溫度提高之后性能會下降一些

接下來添加時序約束，向?qū)В?/p>

打開以后是這樣的

這里需要注意的一點是：不可以直接編輯已經(jīng)存在的SDC文件，SDC文件就是時序約束文件的后綴名。

在進行時序約束之前必須先對工程進行“Analysis and Synthesis”

這個位置是進行對時鐘的約束，這里的名字是自定義的，和程序里面的應該是一致的。

InputPin是用來設置接口的，period是周期，rising和falling是占空比。不設置默認50%

下面這個就是對應上述設定生成的一條指令。

然后在最后的summary可以看到一個這個：

下面的就是生成的SDC文件

然后在file欄可以看到這個SDC文件

然后需要重新對工程進行編譯。編譯完成之后再打開這個東西就可以發(fā)現(xiàn)，原先紅色的東西基本都沒有了

ojbk

然后來學習一下SignalTapⅡ軟件，是一個邏輯分析軟件。大概是個，線上的示波器，，？

什么是硬件調(diào)試？

整個FPGA設計過程，包括設計規(guī)格，設計實現(xiàn)，調(diào)試，最終產(chǎn)品。硬件調(diào)試的時間會占比很大。正常的邏輯分析儀長得有點像示波器。

和示波器的區(qū)別：示波器采集模擬信號，這個采集數(shù)字信號

這個的價格比較昂貴，而且測試信號的時候需要一個一個把信號引出來，比較繁瑣

解決方案：通過添加STP文件進行硬件調(diào)試，通過JTAG接口和PC連接

打開方式：

在這的右邊欄目，點clock右邊的三個點設置采樣時鐘。

然后就會出來中間的這個小框，然后就可以進行設置。Named欄寫*clk*，效果是搜索兩個星號中間的字符串。注意將filter欄設置為SignalTapⅡ：pre-synthesis

sample depth采樣深度，這個值設置的越大，在一次采樣中可以看到的數(shù)據(jù)量就越多，trigger來設置觸發(fā)模式

然后來找采樣信號，在左側(cè)空白處雙擊一下，就可以選擇自己要添加的信號了

然后保存一下，把這個文件添加到工程

完事的效果是這樣的

然后下載程序到板子里面，這個后續(xù)還需要仔細講（比stm32多的一個步驟就是還需要在別的文件里面配置管腳）然后就可以在這里設置運行，或者重新運行或者停止。

右鍵單擊加進來的這幾個變量，可以選擇總線的輸出形式：

可以設置觸發(fā)條件：

低電平、下降沿、上升沿、高電平、雙沿觸發(fā)

然后裝一下modelsim