特權(quán)同學《Verilog邊碼邊學》基于Xilinx FPGA的Verilog編碼






異步復位:rst_n變化后立馬復位
同步復位:rst_n變化后在下一個clk上升沿完成復位
異步復位的同步處理:先做同步處理,再做異步復位信號使用。
---同步處理--reg r_rst_n//定義一個新的異步復位信號
always @(posedge clk)
r_rst_n <= i_rst_n;
異步復位的同步處理后,進入復位和同步復位一致,但是退出復位比同步復位延遲一個時鐘周期
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