(2)verilog關(guān)鍵詞和注意事項
2022-10-24 15:53 作者:豆豆?jié)M江紅 | 我要投稿
reg類型只能在always initial之中被賦值
wire 類型可以用 assign賦值
?表達(dá)式很常用
parameter 相當(dāng)于C語言 define
例:parameter DATA_WIDTH = 8; //數(shù)據(jù)位寬為 8 位
關(guān)鍵字


6.case表達(dá)式
case (led_ctrl_cnt)
?????2'd0 : led <= 4'b0001;
? ???2'd1 : led <= 4'b0010;
?????2'd2 : led <= 4'b0100;
?????2'd3 : led <= 4'b1000;
?default : ;
endcase
7.阻塞賦值和非阻塞
阻塞語句 = :與C語言類似,順序執(zhí)行,前面的語句沒執(zhí)行就不執(zhí)行后面;串行語句
非阻塞 <= : 同一個always中,是由時鐘節(jié)拍決定,在時鐘上升到來時,執(zhí)行賦值語句右邊,然后將 begin-end 之間的所有賦值語句同時賦值到賦值語句的左邊。
組合邏輯用阻塞;時序邏輯用非阻塞;
8.assign和always
assign 使用不能帶時鐘
always可以帶可以不帶
簡單語句用assign 復(fù)雜推薦使用always
例子:always@(*)begin
標(biāo)簽: