LabVIEWCompactRIO?開(kāi)發(fā)指南36

確定“Clock?Ticks”或模擬時(shí)間

桌面執(zhí)行節(jié)點(diǎn)可以控制模擬時(shí)間，因此開(kāi)發(fā)人員可以使用模擬I/O在開(kāi)發(fā)計(jì)算機(jī)上執(zhí)行期間更改關(guān)鍵點(diǎn)的激勵(lì)。要成功使用此功能，需要測(cè)量FPGA?VI完成所需的時(shí)間，或者需要以直觀地知道完成所需時(shí)間的方式設(shè)計(jì)VI（例如，使用循環(huán)定時(shí)器來(lái)保證定時(shí)）。以下是測(cè)量完成FPGA?VI所需時(shí)間的一些提示。

單周期定時(shí)循環(huán)

如果使用的是SCTL，則該循環(huán)中包含的代碼始終需要參考時(shí)鐘的一個(gè)時(shí)鐘周期來(lái)執(zhí)行，因此可以將時(shí)鐘周期設(shè)置為1個(gè)時(shí)鐘周期。如果有多個(gè)SCTL，請(qǐng)選擇最快的時(shí)鐘作為參考時(shí)鐘。

帶循環(huán)計(jì)時(shí)器的循環(huán)

在這種情況下，可以指定循環(huán)計(jì)時(shí)器的值（以刻度為單位）。如果循環(huán)計(jì)時(shí)器以毫秒或微秒為單位配置，請(qǐng)執(zhí)行轉(zhuǎn)換。例如，如果將循環(huán)定時(shí)器設(shè)置為10μs，請(qǐng)執(zhí)行以下計(jì)算：

■Ticks=時(shí)鐘（Hz）x時(shí)間（s）

■Ticks?=40，000，000Hzx0.00001秒

■Ticks?=400

因此，可以將桌面執(zhí)行節(jié)點(diǎn)中的時(shí)鐘周期輸入配置為400個(gè)時(shí)鐘周期。

沒(méi)有循環(huán)計(jì)時(shí)器的循環(huán)

如果使用不包含任何模擬I/O（可能包含數(shù)字I/O）的While環(huán)路，則測(cè)量刻度數(shù)的最簡(jiǎn)單方法是使用采樣探針。為此，請(qǐng)?jiān)赪hile循環(huán)迭代終端上創(chuàng)建一個(gè)指標(biāo)。右鍵單擊連線并選擇SamplingProbe?FPGA.。在仿真模式下運(yùn)行VI一兩秒鐘，停止并查看采樣探針窗口。在下面的示例中，可以看到While循環(huán)需要40MHz時(shí)鐘的兩個(gè)時(shí)鐘周期來(lái)執(zhí)行，根據(jù)采樣探測(cè)窗口（每個(gè)時(shí)鐘周期等于25ns）。對(duì)于這種情況，可以將時(shí)鐘刻度輸入設(shè)置為兩個(gè)刻度。

注意：由于這是一個(gè)While循環(huán)，因此在仿真中測(cè)量的時(shí)鐘周期數(shù)不一定等于在硬件中執(zhí)行相同代碼時(shí)產(chǎn)生的時(shí)鐘周期數(shù)。但是，SCTL中的任何代碼都可以保證循環(huán)準(zhǔn)確。

圖5.36.使用采樣探測(cè)器測(cè)量每次迭代的時(shí)鐘周期數(shù)

當(dāng)循環(huán)以Delta-Sigma?Module時(shí)鐘的速率執(zhí)行時(shí)

可能有一個(gè)以Δ-Σ模擬輸入模塊定義的速率執(zhí)行的FPGA?VI，例如圖5.37所示示例中使用的VI。在仿真模式中，LabVIEW忽略來(lái)自這些屬性節(jié)點(diǎn)的定時(shí)輸入。因此，這些情況要求執(zhí)行兩個(gè)步驟：

1.通過(guò)添加相當(dāng)于掃描速率的循環(huán)定時(shí)器來(lái)控制VI的仿真時(shí)序

2.將桌面執(zhí)行節(jié)點(diǎn)中的時(shí)鐘周期輸入設(shè)置為與循環(huán)計(jì)時(shí)器輸入的值相同的值

在此特定示例中，從轉(zhuǎn)速表讀取數(shù)據(jù)，模擬輸入模塊配置為以2.048kS/s或488μs的速率運(yùn)行。第一步，需要將循環(huán)定時(shí)器添加到While循環(huán)中，并將其配置為488μs的循環(huán)速率。

圖5.37.通過(guò)添加條件環(huán)路定時(shí)器來(lái)指定模擬時(shí)間。

可以將循環(huán)定時(shí)器置于條件禁用結(jié)構(gòu)中，以便僅在VI執(zhí)行模擬模式時(shí)才調(diào)用它。使用以下值配置條件禁用結(jié)構(gòu)：

■FPGA_EXECUTION_MODE==DEV_COMPUTER_SIM_IO

循環(huán)計(jì)時(shí)器應(yīng)放置在此條件大小寫(xiě)中，默認(rèn)大小寫(xiě)應(yīng)為空。

圖5.38.配置條件禁用結(jié)構(gòu)

最后一步是在桌面配置節(jié)點(diǎn)中設(shè)置時(shí)鐘周期輸入。在此示例中，488μs等于19，531個(gè)時(shí)鐘周期，因此將時(shí)鐘時(shí)鐘周期輸入設(shè)置為19，531個(gè)時(shí)鐘周期。

第3步：構(gòu)建測(cè)試平臺(tái)

成功配置桌面執(zhí)行節(jié)點(diǎn)后，即可開(kāi)始構(gòu)建測(cè)試平臺(tái)。在下面顯示的示例中，記錄的轉(zhuǎn)速計(jì)數(shù)據(jù)從TDMS文件中讀取，并寫(xiě)入稱為T(mén)ach的模擬輸入I/Onode。FPGA?VI在仿真模式下執(zhí)行，結(jié)果rpm顯示在圖表上。要驗(yàn)證轉(zhuǎn)速表IP，可以查看從文件中讀取的轉(zhuǎn)速表數(shù)據(jù)和繪制到圖表的轉(zhuǎn)速表數(shù)據(jù)。

圖5.39.創(chuàng)建測(cè)試VI并驗(yàn)證FPGA代碼。

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