【轉(zhuǎn)】動態(tài)功耗和靜態(tài)功耗
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動態(tài)功耗和靜態(tài)功耗
crash
南京理工大學(xué) 通信工程碩士
0. 功耗源
功耗的本質(zhì)是能量耗散。由能量守恒定律可知，能量只能從一種形式轉(zhuǎn)成另一種形式，能量總量不變。芯片耗散的電能主要轉(zhuǎn)化成熱能。如果一顆芯片的功耗過大，容易導(dǎo)致工作時溫度過高，造成功能失效，甚至晶體管失效。因此，減小芯片功耗是很重要的一個任務(wù)。靜態(tài)功耗以及動態(tài)功耗是兩個主要的功耗源。
1. 動態(tài)功耗
動態(tài)功耗來源于：
（1）當(dāng)門翻轉(zhuǎn)時，負(fù)載電容充電和放電，稱為翻轉(zhuǎn)功耗
（2）pmos和nmos管的串并聯(lián)結(jié)構(gòu)都導(dǎo)通時的有短路電流，稱為短路功耗
1.1翻轉(zhuǎn)功耗
翻轉(zhuǎn)功耗可以用如下公式表示：
Pswitch=?
?為活動因子，是電路節(jié)點(diǎn)從0跳變至1的概率。時鐘的活動因子為1，因?yàn)樗诿總€周期都有上升和下降。大多數(shù)數(shù)據(jù)的活動因子為0.5，每周期只跳變一次。C稱為負(fù)載電容。有以下的辦法可以降低翻轉(zhuǎn)功耗。
（1）使用門控時鐘
降低活動因子是降低功耗的非常有效的辦法，如果一個電路的時鐘完全關(guān)斷，那么它的活動因子和動態(tài)功耗將降為0。Verilog在設(shè)計寄存器時采用下面寫法可以綜合成一個帶門控的寄存器。
always@(posedge clk or negedge rst)if(!rst)
q<=1'b0;else if(enable)q<=d;
(2)減小毛刺
毛刺會增大活動因子
（3）減小負(fù)載電容
（4）降低電壓
（5）動態(tài)電壓調(diào)整DVS
CPU處理不同的任務(wù)有不同的性能要求。對于低性能要求的任務(wù)，可以使時鐘頻率降低到足以按預(yù)定時間完成任務(wù)的最低值，然后使電壓降低到該頻率下工作所需要的最小值就可以節(jié)省大量的能耗。
（6）降低頻率
（7）諧振電路
諧振電路通過使能量在儲能元件如電容或電感之間來回傳送而不是將能量泄放到來減小翻轉(zhuǎn)功耗。
1.2短路功耗
短路功耗發(fā)生在當(dāng)輸入發(fā)生翻轉(zhuǎn)時，上拉和下拉網(wǎng)絡(luò)同時部分導(dǎo)通的時候。如果輸入信號翻轉(zhuǎn)速率比較慢，那這兩個網(wǎng)絡(luò)將同時導(dǎo)通較長的一段時間，短路功耗也會比較大，增大負(fù)載電容可以減小短路功耗，原因是負(fù)載較大時，輸出在輸入跳變期間只翻轉(zhuǎn)變化很小的一個量。短路電流一般為負(fù)載電流的10%。當(dāng)輸入邊沿變化速度很快時，短路功耗一般只占翻轉(zhuǎn)功耗的2%-10%。
2.靜態(tài)功耗
靜態(tài)功耗主要來源于：
（1）流過截止晶體管的亞閾值泄漏電流
（2）流過柵介質(zhì)的泄漏電流
（3）源漏擴(kuò)散區(qū)的p-n節(jié)泄漏電流（junction leakage）
（4）競爭電流
2.1 降低靜態(tài)功耗辦法
（1）電源門控
（2） 多種閾值電壓和柵氧厚度
（3）可變閾值電壓
（4）輸入向量控制
總結(jié)：
發(fā)布于 2022-08-10 10:28
靜態(tài)模型
功耗
動態(tài)
“靜態(tài)功耗是指在電路狀態(tài)穩(wěn)定時的功耗，其數(shù)量級很小。它是指在電路處于等待或不激活狀態(tài)時泄漏電流所產(chǎn)生的功耗。靜態(tài)功耗也被稱為泄漏功耗。靜態(tài)功耗主要由反偏二極管泄漏電流、門柵感應(yīng)漏極泄漏電流、亞閾值泄漏電流和門柵泄漏電流等組成。靜態(tài)功耗是指在電路穩(wěn)定狀態(tài)下消耗的功率，是電源電壓與電源電流之乘積的平均靜態(tài)功耗?！?/p>
低功耗設(shè)計手冊 第一章
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主業(yè)是芯片，沒事寫寫代碼
簡介
1.1Overview
超大規(guī)模芯片的設(shè)計在過去的20年里經(jīng)歷了一系列的革命（甚至我們在教科書上學(xué)到的關(guān)于超大規(guī)模的芯片定義都已經(jīng)顯得過時了）。在20世紀(jì)80年代，引入了verilog語言的設(shè)計和綜合。在20世紀(jì)90年代，有采用設(shè)計復(fù)用和IP作為主流設(shè)計實(shí)踐。在過去的幾年里，針對低功耗的設(shè)計又開始影響了SoC的設(shè)計。
每一次革命都是為了應(yīng)對不斷發(fā)展的半導(dǎo)體技術(shù)帶來的挑戰(zhàn)。芯片密度的指數(shù)級增長推動了基于verilog語言的設(shè)計和綜合，使設(shè)計者的效率得到了極大的提高。這種方法使摩爾定律維持了十幾年，但在百萬門設(shè)計時代，工程師們發(fā)現(xiàn)，為一個新的芯片項目編寫多少新的RTL是有限度的。其結(jié)果是，IP和設(shè)計重用成為公認(rèn)的唯一實(shí)用方式，以相對較小的設(shè)計團(tuán)隊設(shè)計大型芯片。
對于芯片設(shè)計而言，從130nm開始，隨著工藝的進(jìn)步，設(shè)計人員遇到了一系列之前沒有遇到的問題。當(dāng)芯片的門數(shù)量超過千萬級別以后，芯片的功耗，散熱等問題都必須被仔細(xì)的處理。當(dāng)工藝在90nm以下，漏電流急劇增大，在65nm以下的公里里面，漏電流產(chǎn)生的功耗和動態(tài)功耗幾乎一樣大。
這些變化對芯片設(shè)計產(chǎn)生了重大影響。芯片的功耗已經(jīng)開始限制時鐘頻率的提高。因此設(shè)計人員開始嘗試多處理器芯片合作，而不是設(shè)計超高速的單核芯片。
那些需要電池供電的消費(fèi)級產(chǎn)品來說，近幾年的市場占有率飛速提升。因此，這些產(chǎn)品中用到的芯片的漏電流的問題就顯得更為重要。為了解決這個問題，設(shè)計人員嘗試從芯片架構(gòu)到軟件層面使用了各種各樣的方法來節(jié)約功耗。常見的方法包括了門控電源、多電源域等方法。
對于任何芯片來說，復(fù)雜的SoC的低功耗設(shè)計都是相當(dāng)復(fù)雜的。為了 應(yīng)對這個挑戰(zhàn)，常用的方法有以下幾種：1. 把芯片內(nèi)部切割為多個電源域，各個模塊在不同的電壓下運(yùn)行。2. 根據(jù)當(dāng)前芯片的負(fù)載，改變所需要電壓或者工作頻率。
本書介紹了一些復(fù)雜SoC下的實(shí)用的低功耗技術(shù)，而不是單純的理論。我們借鑒了過去幾年里面一系列的流片經(jīng)驗(yàn)，我們相信，本書的內(nèi)容可以切實(shí)的幫助到廣大的芯片設(shè)計人員，顯著的改善他們設(shè)計的芯片。
1.2 問題的范圍
在今天，一些強(qiáng)大的MCU芯片的功耗可以到100-150瓦（在2021年這個數(shù)字早就遠(yuǎn)遠(yuǎn)不止這個數(shù)字了），平均的功率密度達(dá)到了每平方厘米50-75瓦。一些芯片局部的地區(qū)可能比平均值大上好幾倍。
現(xiàn)今芯片的功率密度導(dǎo)致了舊的封裝和散熱方案不再適用，還會影響當(dāng)前芯片的可靠性。實(shí)驗(yàn)結(jié)果說明，隨著溫度的升高，芯片的平均故障率呈指數(shù)上升。同時，漏電流也會隨著溫度增加，導(dǎo)致了更大的功耗
在當(dāng)下（成書時），芯片的總功耗已經(jīng)出現(xiàn)下降趨勢。對于很多服務(wù)器提供商來說，制冷和電力的成本可能已經(jīng)等同與整個設(shè)備本身的成本了。
對于依賴電池供電的設(shè)備來說（尤其是手持設(shè)備，如手機(jī)，遙控器等），功耗帶來的問題依然是一個挑戰(zhàn)。根據(jù)ITRS（國際半導(dǎo)體技術(shù)發(fā)展藍(lán)圖）預(yù)測，這些設(shè)備的電池壽命將會在2004年達(dá)到頂峰。從那時候開始，由于功耗的增加快于電池技術(shù)的進(jìn)步，電池壽命會有所下降。
對于以上提到的所有場景來說，降低SoC的功耗是很有價值的一件事。
在芯片設(shè)計中，功耗已經(jīng)成為是繼成本、面積和時序等問題之后的最重要的問題了。如今，對于大多數(shù)SoC設(shè)計來說，功耗預(yù)算是項目最重要的設(shè)計目標(biāo)之一。超出功率預(yù)算對項目來說是致命的，無論是意味著從廉價的塑料封裝轉(zhuǎn)向昂貴的陶瓷封裝，還是由于功率密度過高而導(dǎo)致可靠性差到不可接受的地步，或是無法接受地電池消耗速度。
隨著我們進(jìn)入下一個技術(shù)節(jié)點(diǎn)，這些問題預(yù)計都會變得更加嚴(yán)重。ITRS作出以下預(yù)測：
Node90nm65nm45nm單位面積動態(tài)功耗1X1.4X2X單位面積靜態(tài)功耗1X2.5X6.5X單位面積總功耗1X2X4X
很多設(shè)計團(tuán)隊都在非常努力地降低低于這些預(yù)測數(shù)字的功率增長，因?yàn)榧词乖?0納米，很多設(shè)計也已經(jīng)達(dá)到了客戶接受的極限。
對于以電池為動力的手持設(shè)備，數(shù)量較少，但問題同樣嚴(yán)重。根據(jù)ITRS的數(shù)據(jù)，這些設(shè)備的電池壽命在2004年達(dá)到頂峰。自那時以來，由于功能的增加速度快于功率（每項功能）的減少速度，電池壽命有所下降。
譯者注，在今天，上面關(guān)于功耗的預(yù)測有一些過時了，在這里補(bǔ)充一些相對新一些數(shù)據(jù)。
實(shí)際上，在工藝達(dá)到28nm之后同等情況下的靜態(tài)功耗的增長遠(yuǎn)遠(yuǎn)大于動態(tài)功耗的增長。當(dāng)然本書提到的很多設(shè)計并未過時。
1.3 功率和能量
對于電池供電的設(shè)備來說，功耗和能量之間的區(qū)別是至關(guān)重要的。功耗是一個瞬時概念，用于表示某一個時刻設(shè)備的瞬時功率。能量是連續(xù)時間內(nèi)瞬時功率的積分。
1.4 動態(tài)功耗
一個SoC設(shè)計的總功率包括動態(tài)功率和靜態(tài)功率。動態(tài)功率是指器件處于活動狀態(tài)時消耗的功率，就是信號在翻轉(zhuǎn)的時候消耗的能量。靜態(tài)功率是指器件上電但沒有信號改變值時消耗的功率。在通常情況下，靜態(tài)功耗是由于漏電流造成的。
動態(tài)功耗的第一個也是最主要的來源是開關(guān)功率。對門上的輸出電容進(jìn)行充電和放電所需的功率
每一次轉(zhuǎn)換消耗的能量：
?是負(fù)載的等效電容。??是輸入電壓。所以我們可以這樣描述動態(tài)功耗：
這里的??指的是器件的工作頻率，??是平均翻轉(zhuǎn)概率，而??是指系統(tǒng)時鐘。如果我們定義：
我們可以進(jìn)一步推導(dǎo)出更耳熟能詳?shù)墓剑?/p>
需要額外指出的是上面提到的功耗不是晶體管的型號參數(shù)，而是依賴半導(dǎo)體的開關(guān)行為和負(fù)載電容計算的功耗關(guān)系。因此實(shí)際的功耗仍然依賴具體的數(shù)據(jù)
實(shí)際上，除了開關(guān)功耗外，內(nèi)部功耗也會影響到動態(tài)功耗。內(nèi)部功耗包括NMOS和PMOS晶體管同時導(dǎo)通時發(fā)生的短路電流，以及對電池內(nèi)部電容充電所需的電流產(chǎn)生的功耗。
上面公式里面的??代表了短路電流的持續(xù)時間，??是內(nèi)部功耗相關(guān)的總電流（短路電流加上內(nèi)部內(nèi)部電容充電所需要的電流）
但是在有些時候，這部分短路電流(crowbar current)仍然是需要關(guān)注的。特別是在處理電源門控相關(guān)的內(nèi)容的時候，我們會討論如何防止過大的短路電流的問題。
在架構(gòu)、邏輯、電路實(shí)現(xiàn)三個部分中，有很多不同的技術(shù)方案可以降低特定情形下的功耗。這些技術(shù)的中斷就是上面公式提到的電壓、頻率相關(guān)的部分，以及直接減少與數(shù)據(jù)有關(guān)的翻轉(zhuǎn)行為。
由于功耗與電壓的二次方成正比關(guān)系，降低電源電壓是降低功耗最有效的方式。但是MOS門翻轉(zhuǎn)的速度也會隨著電源電壓的降低而降低，所以盲目的一味降低電源電壓不是一個聰明的辦法。SoC開發(fā)人員可以從以下幾個方面去考慮問題：
對于一些不需要高速運(yùn)行的模塊，比如CPU的外設(shè)，我們可以使用更低的電壓去為這個模塊供電，這種設(shè)計方法被稱為多電壓域的設(shè)計
對于CPU這樣的處理器而言，我們可以提供一個可變的電源。根據(jù)具體運(yùn)算任務(wù)的不同，為CPU提供可變的電壓。在需要更高性能的場景下，可以提供更高的電壓和更高的工作頻率。對于一些不那么需要性能的場景下，可以降低電壓和更低的工作頻率。這種方法被稱為電壓縮放。
譯者注：在第二種情況下，對同一個區(qū)域提供可變的電壓還依賴晶圓廠的支持，因?yàn)椴灰欢恳粋€標(biāo)準(zhǔn)單元都可以這么做?？勺兊碾妷阂彩怯幸欢ǚ秶?。
另外一種降低功耗的方法就是門控時鐘。把不需要工作的模塊時鐘通過門控時鐘單元關(guān)閉掉?？梢悦黠@的降低功耗。這個是SoC設(shè)計中性價比最高的一種設(shè)計手段。
譯者注：當(dāng)前的很多綜合工具已經(jīng)支持直接把一些特定的寫法轉(zhuǎn)換為門控時鐘單元，不再需要手動標(biāo)記了。
1.5 動態(tài)功耗與靜態(tài)功耗的沖突
降低動態(tài)功率最有效的方法是降低電源電壓。在過去的15年里，隨著半導(dǎo)體技術(shù)的發(fā)展，??從5V到3.3V，再到2.5V，再到1.2V，一直在降低。ITRS路線圖預(yù)測，2008年和2009年，高性能器件將使用1.0V，低功耗器件將使用0.8V。
就和之前提到的那樣，降低電壓會降低MOS管導(dǎo)通或者驅(qū)動電流，導(dǎo)致速度變慢。這部分的電流可以這么計算
?是載流子遷移率，??是柵極電壓，??是閾值電壓，??是柵極-源極的電壓差。由此可見，為了保證性能，降低??之后，漏電流的增加是正比與電壓的。我們會在后面的章節(jié)里面詳細(xì)的描述相關(guān)的內(nèi)容。
這就產(chǎn)生了一個沖突，為了降低動態(tài)功耗，我們降低了電壓，但是提高了漏電流，也就增加了靜態(tài)功耗。因?yàn)殪o態(tài)功耗比動態(tài)功耗低很多。但是隨著工藝的進(jìn)步，靜態(tài)功耗已經(jīng)不是一個可以忽視的問題了。我們需要更仔細(xì)地研究二者地平衡。
1.6 靜態(tài)功耗
CMOS管子?xùn)艠O的漏電流主要有以下四個來源：
亞閾導(dǎo)通電流（Sub-threshold Leakage）(??) ：是金屬氧化物半導(dǎo)體場效應(yīng)管柵極電壓低于晶體管線性導(dǎo)通所需的閾值電壓、處于截止區(qū)（或稱亞閾值狀態(tài)）時，源極和漏極之間的微量漏電流
反偏二極管的漏電流（Reverse Bias Junction Leakage）（??）反向偏置時形成極其微弱的漂移電流，電流由N區(qū)流向P區(qū)，并且這個電流不隨反向電壓的增大而變化
柵泄漏電流（Gate Leakage）（??）： 柵極和襯底之間的隧道漏電流
柵極氧化層的隧穿電流（Gate Induced Drain Leakage）（??）：當(dāng)柵漏交疊區(qū)處柵漏電壓 VDG很大時，交疊區(qū)界面附近硅中電子在價帶和導(dǎo)帶之間發(fā)生帶帶隧穿形成電流，我們把這種電流稱之為 柵極氧化層的隧穿電流。隨著柵氧化層越來越薄，柵極氧化層的隧穿電流急劇增加。
發(fā)布于 2021-05-25 22:07
數(shù)字IC設(shè)計
低功耗系統(tǒng)設(shè)計（書籍）
