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【轉】模擬集成電路設計流程（5）——版圖驗證

2023-07-15 15:33 作者:失傳技術 0人讀過 | 我要投稿

模擬集成電路設計流程（5）——版圖驗證

吉吉福唧唧

版圖設計過程需要遵循一定的規(guī)則，否則設計的版圖代工廠不具有加工能力，那么芯片是無法被制造出來的。

版圖設計中遵守的規(guī)則通常叫做設計規(guī)則(Design Rule), 在版圖設計過程中需要不斷進行設計規(guī)則檢查，這個過程叫做DRC(Design Rule Check), 只有符合設計規(guī)則的版圖，工藝廠才能保證芯片能被正確生產出來。

另外，版圖完成之后如何確定版圖中連線與原理圖中的設計是一致呢？這一點早有考慮，版圖設計完成之后有專門的工具進行這一項檢查，設計中把這一流程叫做LVS(Layout Versus Schematic).

其次，版圖后仿真需要工具將版圖中的寄生參數提取出來，并生成相應的網表或者包含寄生參數的電路，供設計者仿真驗證，這一流程叫做寄生參數提取(Parasitic Extraction).

集成電路版圖設計正是由于以上驗證流程和驗證工具的存在才得以順利進行，接下來小目同學和大家一起回顧模擬集成電路設計中版圖驗證的內容。

版圖驗證環(huán)境準備

版圖驗證包括DRC、LVS等流程是版圖設計中重要的流程，需要軟件支持，同時也需要代工廠提供的規(guī)則文件配合。

實現(xiàn)版圖驗證功能的軟件有很多，常用的有Cadence公司的Assura套件，集成在Cadence版圖設計軟件中，調用簡單方便，另一個是Mentor旗下的Calibre套件。

一般PDK內提供的規(guī)則文件也是會同時支持兩家的工具，由于小目同學接觸Calibre工具多一些，而且這也是被大部分公司認可的工具，所以后面的內容會以Calibre為例做一些內容回顧。

為了方便，可以在Cadence界面集成Calibre接口，實現(xiàn)這個功能的腳本在Calibre安裝目錄內提供。為了在Cadence啟動的時候就加載Calibre工具，需要修改啟動目錄下的.cdsinit文件，不知道大家是否還記得這個文件，在介紹Cadence環(huán)境的時候有提到過，打開.cdsinit文件，在文件末尾添加一句話：

load("<Calibre install_dir>/lib/calibre.OA.skl")

對于版本比較低的Cadence環(huán)境，使用下面這句話：

load("<Calibre install_dir>/lib/calibre.4.3.skl")

其中<Calibre install_dir>表示Calibre安裝目錄。重新啟動Cadence軟件，打開反相器版圖，可以看到軟件工具欄會多出Calibre接口，通過這個可以直接啟動Calibre. 用戶也可以在Linux終端輸入：calibre -gui, 啟動Calibre圖形界面。

配置好軟件之后，再去PDK內找到需要用到的規(guī)則文件，不管是DRC、LVS還是PEX都需要代工廠提供的一套規(guī)則文件，小目同學需要使用的規(guī)則文件在PDK安裝文件夾內：<PDK install_dir>/Calibre路徑下，如下圖所示，包含需要的所有規(guī)則文件。

Calibre DRC流程

DRC驗證版圖中層之間距離、線寬、過孔距離、過孔大小等與制造工藝相關的內容，一旦版圖中有不符合規(guī)則的設計，DRC結果中就會顯示出違反規(guī)則的具體內容，雙擊結果可以直接在版圖中高亮出違反規(guī)則的區(qū)域。

在版圖設計界面，工具欄內選擇：Calibre->Run nmDRC, 稍后會運行Calibre DRC工具。彈出Load Runset File界面時選擇Cancel, 這個是軟件要求載入設置，暫時不需要。

Calibre運行DRC前需要一些設置，包括規(guī)則文件、結果保存路徑、如何輸出信息等，小目同學的設置內容如下圖所示。

DRC運行完查看結果，根據DRC結果修改版圖。小目同學上面畫的反相器版圖DRC結果中只報出了關于密度的問題，這個是很多DRC都會檢查的內容，因為在集成電路加工過程中密度問題會帶來良率問題，在底層模塊可以先忽略密度問題，修改其他DRC問題，直到完全滿足DRC要求。

各位同學也可以在設計中嘗試把金屬靠近或者改變過孔大小，對照一下相應的DRC結果，熟悉設計工藝。

Calibre LVS流程

修改完DRC問題之后緊接著是LVS, 這項內容檢查版圖連線與原理圖連線是否一致，確保版圖設計中所有連接都與原理圖一致。LVS也會檢查一些版圖內阱電位連接是否正確等人工不容易檢查出來的連接錯誤。

在版圖設計界面，工具欄內選擇：Calibre->Run nmLVS, 稍后會運行Calibre LVS工具，彈出Load Runset File界面時選擇Cancel。

Calibre運行LVS前需要設置規(guī)則文件、電路網表輸入、結果保存路徑、如何輸出信息等，小目同學的設置內容如下圖所示。

運行LVS與DRC有一個地方不同，在運行LVS的時候輸入文件中，除了選擇版圖輸入之外，還需要選擇網表輸入，在LVS運行界面：Inputs->Netlist，網表格式選擇SPICE，之后可以有不同選擇：

Export from schematic viewer：表示網表內容直接從原理圖提取，這是比較常用的方法。
選擇網表文件：也可以在下方對話框內選擇準備好的網表文件，比如：HSPICE仿真時抽取的CDL網表，這種方法實現(xiàn)起來更加靈活。

如果版圖和原理圖信息不一致，可以根據LVS結果提示修改連線，比如版圖中器件尺寸和端口信息與原理圖中不一致時：

有一點需要提示剛接觸版圖設計的同學，LVS中會有ERC的結果，在LVS通過之后，也需要留意ERC是否滿足規(guī)則。

Calibre PEX流程

版圖通過所有的DRC和LVS之后，下一步的工作是版圖后仿真內容，版圖后仿真與實際電路表現(xiàn)更加接近，通過版圖后仿真與原理圖仿真結果的對比可以發(fā)現(xiàn)版圖設計中存在的一些問題，及時修改版圖，保證流片結果正確。

寄生參數提取可以將版圖中寄生參數提取成對應網表或者其他CellView供設計人員仿真使用，從工具中也可以直接看到版圖中節(jié)點的寄生參數，以便及時修改版圖設計中不合理的地方。

在版圖設計界面，工具欄內選擇：Calibre->Run PEX, 稍后會運行Calibre PEX工具，彈出Load Runset File界面時選擇Cancel。

一般設計規(guī)則都要求運行PEX時首先運行LVS, 因為只有電路連線與原理圖一致之后提取出來的后仿文件才有意義，否則對電路仿真沒有任何用處。當然，在代工廠提供的設計規(guī)則文件中也有相應的選項，用戶可以選擇不運行LVS，直接運行PEX.

Calibre運行PEX前需要的設置有很大一部分與LVS設置相同，只是在輸出文件類型上用戶可以根據自己的需要靈活選擇，方便自己的仿真即可，小目同學的設置內容如下圖所示。

在運行PEX的時候常常需要選擇抽取寄生參數的類型，到底是該選擇R+C還是選擇R+C+CC呢？不同類型表示抽取不同的寄生參數，可以根據電路特性選擇：

帶R的類型：表示抽取的寄生信息中包含連線的電阻信息，通常對電阻敏感的電路在抽取寄生參數類型時需要包含R參數。
帶C的類型：表示抽取的寄生信息中包含節(jié)點的本征電容信息，對電容敏感的電路在抽取寄生參數類型時需要包含C參數。
帶CC的類型：表示抽取的寄生信息中包含節(jié)點之間的耦合電容，對電容敏感的電路在抽取寄生參數類型時需要包含CC參數。

一般認為包含越多的信息預示著與實際電路更接近，但是同時也需要更多的仿真資源和更久的后仿真時間（注意：R+C的類型也還是抽取節(jié)點間的耦合電容的，只是通過換算將耦合電容等效在本征電容上）

有經驗的設計者會根據電路的特性選擇抽取不同的寄生參數類型，當然對于規(guī)模很小的電路直接選擇R+C+CC的類型免除其他考慮。

除了注意選擇不同的寄生參數提取類型外，在使用Calibre PEX工具的時候還可以根據后仿的需要選擇不同的文件輸出類型。

CALIBREVIEW：Calibre抽取網表后反標到生成的view中去，之后調用生成的view進行后仿。這個是使用spectre仿真器最常用的方法之一。用這種方法進行后仿可以與前仿一樣在原理圖中進行電路分析。
HSPICE：抽取HSPICE格式的后仿網表，可以使用HSPICE仿真器仿真。
SPECTRE：抽取SPECTRE格式的后仿網表，可以使用spectre仿真器仿真。

其他格式的后仿文件小目同學沒有接觸過，所以不是很清楚。在實際使用中只需要抽取一種格式的文件進行版圖后仿真即可。

不同格式的后仿文件如何實現(xiàn)仿真在后續(xù)的內容里會介紹，這里首先介紹如何抽取上述三個格式的后仿文件。

生成CALIBREVIEW格式:設置完成規(guī)則文件和輸入、輸出文件等，選擇網表格式為：CALIBREVIEW, 然后運行PEX.

之后會彈出Calibre View Setup界面，在其中選擇PDK中提供的calview.cellmap文件，確定即可生成相應的后仿文件，在Library Manager中可以查看到生成的cellview。