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搞芯片不懂什么是DFT？

2023-03-17 10:50 作者:E課網(wǎng) 0人讀過 | 我要投稿

以下文章來源于處芯積律?，作者處芯積律

相信很多ICer們在Light芯片的過程中無論前后端都聽過DFT設(shè)計(jì)測試，DFT全稱Design for Test(即可靠性設(shè)計(jì))，眾所周知，測試的目的是為了保證芯片成品的質(zhì)量以及功能邏輯的可靠性的必須措施。在十年前，芯片的測試還多為板級仿真波形測試，即用示波器等硬件設(shè)備去勘測芯片的邏輯功能是否正常，但是隨著芯片復(fù)雜性的提升以及功能邏輯數(shù)目的增加，基礎(chǔ)的板級測試已經(jīng)不能保證整體的覆蓋率和最后的良率了，芯片測試也逐漸覆蓋到設(shè)計(jì)制造的全流程當(dāng)中。

小編將從設(shè)計(jì)流程以及verilog HDL，故障和缺陷模型的建立，故障仿真應(yīng)用與方法，測試向量生成方法及算法，確定性測試生成算法，掃描法進(jìn)行測試電路設(shè)計(jì)，邏輯內(nèi)建自測試，測試壓縮，MBIST 測試存儲器等11章出發(fā)，從理論以及實(shí)際上講解DFT設(shè)計(jì)流程以及注意項(xiàng)。

首先要明白為什么要進(jìn)行芯片測試，在數(shù)字系統(tǒng)中又到底在測試什么？答案是：測試是為了發(fā)現(xiàn)成品芯片或者器件的物理缺陷（如下圖），數(shù)字系統(tǒng)中測試的為各邏輯單元的功能/PIN的完好性。

不難看出，從左往右造成缺陷的原因依次為：第一個(gè)落了灰塵造成short，第二個(gè)金屬線open,第三個(gè)也是短路，兩根金屬搭在一塊，第四個(gè)下方金屬/OD層的通孔斷了，第五個(gè)缺陷光刻刻蝕錯(cuò)了。這種的缺陷在TO的過程中是致命的，也是需要DFT工程師提前去排除的。實(shí)際上在DFT測試過程中最常用的測試為全掃描測試，即將時(shí)序邏輯替換成帶SI，SE端的SDFF（等效于在普通移位寄存器DFF的D端連一個(gè)MUX，即最基礎(chǔ)的掃描單元SDFF），然后將時(shí)序邏輯串起來，以便對組合邏輯進(jìn)行測試。

全掃描測試可以顯著的增加芯片的可測性，而DFT掃描鏈測試的基本原理就是可觀可控，什么是可觀可控呢?說的通俗一點(diǎn)就是“黑盒子”，在具體的芯片設(shè)計(jì)中不可能去調(diào)整具體logic的PIN的直接輸入，也不能直接監(jiān)測對應(yīng)logic的直接輸出，DFT工程師是通過調(diào)整測試/功能模式，在芯片的Input PIN控制輸入，而在Output Pin控制輸出，通過控制輸入PIN的信號，監(jiān)測輸出PIN的信號，來達(dá)到“可控可觀”的目的。

可以看出在給定一串復(fù)雜多位二進(jìn)制信號后，經(jīng)過內(nèi)部組合邏輯和時(shí)序邏輯的轉(zhuǎn)換，在不同周期可以得到一個(gè)對應(yīng)輸出引腳的輸出值，在理論上又有個(gè)期望值，若期望值和輸出值不符，則可以通過在測試模式下調(diào)整輸入準(zhǔn)確的找到問題的所在。

這么解釋可能有點(diǎn)寬泛，下面我們舉個(gè)用來測試XOR的一個(gè)module的例子（并行串出結(jié)構(gòu)），DFT 掃描鏈?zhǔn)侨绾瓮ㄟ^控制SI,SO,SE端來實(shí)現(xiàn)輸入可觀（SI）輸出可測（SO）的，首先在SI第一周期輸入信號1，此時(shí)第一個(gè)周期三拍的狀態(tài)分別為100，然后這個(gè)時(shí)候第二拍傳遞給XOR上方的INPUT PIN的值為 1，第一拍傳遞給下方的INPUT PIN的值為0，按照1^0 =1的異或邏輯來說，如果是功能模式狀態(tài)下，第二個(gè)時(shí)鐘周期應(yīng)該會輸出1，這樣第三拍第三周期怎么都會輸出1，無論是功能還是測試模式。但是假設(shè) XOR的Output Pin floating了的話，在第二周期切功能模式，則在第三周期第三拍會收到X態(tài)的信號，和預(yù)期的1值不符合，這就完成了一個(gè)簡單的輸入可觀，輸出可控的DFT掃描測試。

數(shù)字系統(tǒng)的制造流程，是以設(shè)計(jì)使用VHDL/Verilog HDL描述其設(shè)計(jì)開始，并以制造裝運(yùn)各部件交付客戶為終點(diǎn)，接下來小編來講解下DFT工程師在整個(gè)設(shè)計(jì)流程當(dāng)中是如何參與測試，并在不同階段進(jìn)行仿真測試的：

RTL設(shè)計(jì)流程仿真：這一流程主要依賴一些前端工具如VCS，Verdi，MSIM等等，通過對輸入的可綜合的頂層verilog互連模型的仿真來檢查設(shè)計(jì)的功能是否正常，為了方便分析設(shè)計(jì)行為，平臺可以通過注入設(shè)計(jì)錯(cuò)誤即激勵(lì)來預(yù)測該設(shè)計(jì)在非預(yù)期環(huán)境下的行為。這一工作在fabless公司通常由驗(yàn)證工程師來實(shí)現(xiàn)完成，在基于Spec進(jìn)行檢查的時(shí)候，驗(yàn)證和基于斷言的驗(yàn)證方法非常有效，各種驗(yàn)證方法可以是HDL仿真器的一部分，也可以作為獨(dú)立程序使用?

RTL綜合：RTL綜合實(shí)際上就是在APR之前，將可綜合RTL代碼轉(zhuǎn)換為門級Netlist網(wǎng)表的過程（此過程也要插入DFT測試邏輯），在綜合完成后，需要對生成的RTL代碼進(jìn)行Formal形式驗(yàn)證，并利用 HDL仿真工具對Netlist進(jìn)行后仿測試，在仿真的過程中，要檢查delay問題，競爭與冒險(xiǎn)，時(shí)鐘速度以及綜合工具對RTL設(shè)計(jì)錯(cuò)誤判斷所導(dǎo)致的綜合錯(cuò)誤。一般來說，需要保證綜合過后的網(wǎng)表與綜合前的RTL代碼描述一致。?

物理版圖：后端APR完后吐出的GDS版圖通過對IP以及std cell，dummy的merge后，引入spi mod進(jìn)行DRC，ANT，LVS check，當(dāng)連線的長度，寬度以及晶體管的大小等DRC rule里規(guī)定的內(nèi) 容都通過仿真檢查后，版圖GDS就能用于制造芯片了。

芯片制造：相對于圖1-1中其他三種形式的測試而言，在生成測試中則有物理器件（要么硬件，要么測試設(shè)備）執(zhí)行測試。但是，預(yù)期響應(yīng)均全部或部分基于前幾個(gè)設(shè)計(jì)階段已完成測試所獲得的經(jīng) 驗(yàn)。在理想狀態(tài)下，用于流片后方框上面的三個(gè)方框的同一測試平臺應(yīng)轉(zhuǎn)換為運(yùn)行在測試成品部件的測試設(shè)備上的測試程序。?

流片后測試：流片后測試主要包括測試機(jī)，應(yīng)用測試結(jié)果，測試類型等等，DFT工程師將能獲得的某個(gè)電路的預(yù)期響應(yīng)的模型稱為無故障模型/黃金模型。首先從ATE測試機(jī)臺說起，無論何種機(jī)臺，測試機(jī)均指將測試向量應(yīng)用于被測器件，收集北側(cè)器件響應(yīng)并與預(yù)期數(shù)據(jù)進(jìn)行比較的器件或設(shè)備。輸入生成的測試向量給被測器件DUT，測試機(jī)臺回收輸出的響應(yīng)，即測試機(jī)只管被測器件(DUT)的輸入(測試向量)，以及輸出(測試響應(yīng))。應(yīng)用測試結(jié)果即在發(fā)現(xiàn)制造缺陷后，對測試器件/芯片的處理，存在災(zāi)難型缺陷的芯片一般會被丟棄，性能或質(zhì)量不行的則會當(dāng)成殘次品低價(jià)出售。測試類型多種多樣:其中包括內(nèi)外部測試，聯(lián)機(jī)測試，脫機(jī)測試，并發(fā)測試，全速測試，DC測試等等，不同測試方法的區(qū)別在于對可測器件芯片測試速度測試頻率測試模式的不同調(diào)整。