本文先從簡(jiǎn)單數(shù)字總線模型開(kāi)始，全面分析了各種因素下高速數(shù)字總線時(shí)序裕量的計(jì)算方法，并推導(dǎo)出了最基本的計(jì)算公式。然后以高速SDRAM總線為實(shí)例，分析了三種時(shí)鐘模式下時(shí)序裕量的計(jì)算實(shí)例。最后以此理論為指導(dǎo)，對(duì)X項(xiàng)目SDRAM總線作出了最優(yōu)化的調(diào)整。

關(guān)鍵詞：高速數(shù)字總線，時(shí)序分析，時(shí)序裕量計(jì)算，SDRAM總線，總線時(shí)序調(diào)整

1.總線時(shí)序分析的目的

許多項(xiàng)目都面臨著開(kāi)發(fā)，測(cè)試時(shí)間短，而Time-to-Market壓力又很大，在這種情況下如何設(shè)計(jì)可靠的數(shù)字系統(tǒng)，對(duì)工程師是一個(gè)很大的挑戰(zhàn)。保證數(shù)字總線時(shí)序的可靠性是數(shù)字系統(tǒng)可靠工作的最重要的前提。特別在通信系統(tǒng)中，對(duì)系統(tǒng)吞吐量，CPU處理能力等要求越來(lái)越高，因此必須要用到各種各樣的高速數(shù)字總線，如內(nèi)存的SDRAM，DDR接口，高速的CPU接口以及芯片之間的并行互連接口等。這些類型的總線基本上工作在100MHz頻率以上，每個(gè)時(shí)鐘周期小于10納秒（10-9秒），在這么高的速度下，數(shù)據(jù)總線上每一個(gè)時(shí)鐘周期內(nèi)要求數(shù)據(jù)被正確地讀出和寫入，保證這一過(guò)程的并不是單單憑設(shè)計(jì)經(jīng)驗(yàn)而是要靠對(duì)總線時(shí)序的理解和精確的計(jì)算。如果發(fā)生數(shù)字總線的時(shí)序錯(cuò)誤，會(huì)導(dǎo)致誤碼，非法指令，非法地址存取直至系統(tǒng)不能啟動(dòng)等不可預(yù)測(cè)的災(zāi)難性后果。本文總結(jié)了數(shù)字總線時(shí)序分析及計(jì)算方法，并且對(duì)SDRAM總線的時(shí)序計(jì)算做出了全面的總結(jié)。

時(shí)序分析的目的：為了使數(shù)據(jù)總線上的數(shù)據(jù)正確地被輸入芯片時(shí)鐘鎖存，也就是輸出芯片必須滿足輸入芯片的輸入建立時(shí)間和輸入保持時(shí)間的要求。

? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ?2.總線時(shí)序分析及基本模型計(jì)算

2.1簡(jiǎn)單總線模型

總線的模型如 Figure: 1所示，IC1輸出數(shù)據(jù)到IC2，并且IC1和IC2在同一時(shí)鐘Clock下工作。Figure: 2表明了一般總線的時(shí)序關(guān)系，當(dāng)IC1輸出數(shù)據(jù)時(shí)，IC1在上升沿之后打出數(shù)據(jù)，上升沿到數(shù)據(jù)在數(shù)據(jù)總線上有效的時(shí)間稱為時(shí)鐘到數(shù)據(jù)的延時(shí)，即Tco。然后輸入芯片IC2會(huì)在下一個(gè)時(shí)鐘的上升沿去鎖存數(shù)據(jù)總線上的數(shù)據(jù)。

Tco：芯片輸出數(shù)據(jù)時(shí)，時(shí)鐘上升沿后，數(shù)據(jù)在數(shù)據(jù)總線上有效的時(shí)間（時(shí)鐘到數(shù)據(jù)延時(shí)），此數(shù)據(jù)需要用到最大值Tcomax及最小值Tcomin。

Tsu：芯片作為輸入時(shí)，數(shù)據(jù)所需的建立時(shí)間（時(shí)鐘上升沿前數(shù)據(jù)維持的時(shí)間），建立時(shí)間的滿足永遠(yuǎn)以最小值來(lái)計(jì)算。

Th：芯片作為輸入時(shí)，數(shù)據(jù)所需的保持時(shí)間（時(shí)鐘下降沿后維持的時(shí)間），保持時(shí)間的滿足永遠(yuǎn)是最小值來(lái)計(jì)算。

從以上時(shí)序分析的目的可知，IC1的輸出數(shù)據(jù)在數(shù)據(jù)總線上的維持時(shí)間必須要滿足IC2的建立時(shí)間（Tsu）及保持時(shí)間（Th）的最小需求。

我們假設(shè)時(shí)鐘同時(shí)到達(dá)IC1和IC2的時(shí)鐘輸入端，那么為了滿足IC1的輸出必須滿足IC2正確輸入的條件。

從輸入的Tsu考慮：

為了滿足Tsu的條件，Tsu必須：

從上面式子，我們還可以推算出，在給定的時(shí)鐘頻率下，輸入的建立時(shí)間的時(shí)序裕量：

從上面的式子，我們可以得出一個(gè)重要結(jié)論：

如果電路板在輸入的建立時(shí)間方面發(fā)生問(wèn)題，我們可以通過(guò)降低芯片的運(yùn)行頻率（增大Tclk）來(lái)滿足所需的建立時(shí)間的要求。

從輸入的Th考慮：

從上面的式子我們可以推算出輸入保持時(shí)間的時(shí)序裕量：

從圖（2）式我們可以看到IC輸入時(shí)，可以得出以下重要結(jié)論：

數(shù)據(jù)輸入的保持時(shí)間的時(shí)序裕量只和輸入/輸出芯片本身的特性有關(guān)，而與時(shí)鐘運(yùn)行頻率無(wú)關(guān)，如果PCB走線不能滿足芯片輸入保持時(shí)間的要求，那么簡(jiǎn)單地降低芯片的運(yùn)行頻率是沒(méi)有任何幫助的。

2.2實(shí)際總線模型時(shí)序裕量計(jì)算

如果考慮數(shù)據(jù)在PCB上的傳輸延遲和時(shí)鐘到達(dá)發(fā)送和接收芯片的延遲，那么計(jì)算時(shí)序裕量就會(huì)變得復(fù)雜些，定義以下幾個(gè)變量：

Tflight: 這個(gè)變量定義數(shù)據(jù)信號(hào)在PCB傳輸線上到達(dá)輸入點(diǎn)所需的時(shí)間，就是平時(shí)所說(shuō)的傳輸時(shí)延或飛行時(shí)間。

Tskew: 這個(gè)變量定義時(shí)鐘信號(hào)到達(dá)發(fā)送IC和接收IC時(shí)鐘引腳的時(shí)間差異。

Tcrosstalk：由于串?dāng)_引起的數(shù)據(jù)沿變化，導(dǎo)致數(shù)據(jù)到達(dá)時(shí)間發(fā)生輕微的搖擺。

Tjitter：由于時(shí)鐘抖動(dòng)引起的時(shí)鐘周期的變化

考慮這些因素后，建立時(shí)間和保持時(shí)間的裕量就會(huì)相應(yīng)的發(fā)生變化，如下公式所示：

Tskew是時(shí)鐘到達(dá)兩個(gè)芯片的時(shí)間延遲，這個(gè)參數(shù)在PCB布線時(shí)可以任意調(diào)的。從上面的式子中，可以看到Tskew在建立時(shí)間和保持時(shí)間中的作用分別為一正一負(fù)，因此我們可以有以下結(jié)論：

如果想通過(guò)調(diào)整時(shí)鐘的延遲來(lái)增加建立時(shí)間的裕量，那么必須犧牲相應(yīng)的保持時(shí)間的裕量。反之如果想增加保持時(shí)間的裕量，那么必須犧牲相應(yīng)的建立時(shí)間的裕量。

由于輸入的建立時(shí)間裕量和保持時(shí)間裕量必須大于零，所以：

從上面的式子，就可以得出數(shù)據(jù)總線所能走的最大距離和最小距離的定量公式：

?

這兩個(gè)公式為PCB的布線計(jì)算提供理論的依據(jù)。在Cadence的SPECCTRAQuest的時(shí)序分析模型，就是根據(jù)這兩個(gè)公式來(lái)計(jì)算。

以上基本公式考慮了Tskew，Tjitter，Tcrosstalk對(duì)時(shí)序裕量的影響。這些信號(hào)在很多情況下是以正負(fù)的指標(biāo)來(lái)表明在一定范圍內(nèi)的漂移，由于設(shè)計(jì)者無(wú)法預(yù)測(cè)這些指標(biāo)是帶來(lái)正的影響還是負(fù)的影響，因此以下定義取正負(fù)號(hào)的原則：

1.??? 在計(jì)算公式1中，也就是計(jì)算機(jī)最長(zhǎng)布線時(shí)，這些指標(biāo)所取的正負(fù)號(hào)應(yīng)該使布線長(zhǎng)度值達(dá)到最小。

2.??? 在計(jì)算公式2中，也就是計(jì)算最短布線時(shí)，這些指標(biāo)所取的正負(fù)號(hào)應(yīng)該使布線長(zhǎng)度值達(dá)到最大。

這兩個(gè)原則會(huì)使我們的時(shí)序計(jì)算達(dá)到最嚴(yán)格的指標(biāo)。

?

? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ?3.? SDRAM數(shù)據(jù)總線時(shí)序裕量計(jì)算實(shí)例

SDRAM是典型的高速并行總線結(jié)構(gòu)，以下部分我們以SDRAM總線為例說(shuō)明總線時(shí)序裕量計(jì)算方法及原則。和上面介紹的基本原理稍有不同，SDRAM總線是雙向總線，所以必須分別計(jì)算讀/寫兩種情況，才能確定時(shí)序裕量。

以下Figure: 3是SDRAM總線輸出數(shù)據(jù)時(shí)的時(shí)序圖，另外三張表格分別是SDRAM，SDRAM控制器，及外部時(shí)鐘芯片的AC時(shí)序指標(biāo)，我們以這些時(shí)序指標(biāo)為依據(jù)進(jìn)行各種SDRAM工作方式下時(shí)序裕量計(jì)算。

?從Figure: 3的SDRAM時(shí)序圖中可以看出，輸出芯片在T3上升沿時(shí)準(zhǔn)備輸出數(shù)據(jù)，而輸入芯片在T4上升沿處，鎖存總線上的數(shù)據(jù)。

3.1外部時(shí)鐘源統(tǒng)一提供時(shí)鐘工作方式

這種SDRAM的工作方式如下圖所示：

在這種SDRAM工作方式下，外部時(shí)鐘源統(tǒng)一產(chǎn)生時(shí)鐘，然后分發(fā)到SDRAM控制器和SDRAM芯片的時(shí)鐘引腳。

3.1.1從寫路徑考慮

此時(shí)SDRAM控制器輸出數(shù)據(jù)到SDRAM芯片，則SDRAM控制器的輸出必須滿足SDRAM芯片的建立時(shí)間和保持時(shí)間的要求，此時(shí)

晶體是輸出33MHz，50PPM，因此：

從時(shí)鐘芯片的技術(shù)指標(biāo)圖中可知輸出時(shí)鐘的Jitter為±100ps，即±0.1ns。由于我們忽略了晶體的Jitter指標(biāo)，因此：

在PCB布線中，我們可以把從時(shí)鐘芯片出來(lái)的兩個(gè)時(shí)鐘到SDRAM控制器和SDRAM布得完全等長(zhǎng)，因此時(shí)鐘Skew可以認(rèn)為零，即：

但是任何的鎖相環(huán)芯片出來(lái)的時(shí)鐘并不是完全等相位的，因此這個(gè)相位的相差其實(shí)充當(dāng)了Tskew這個(gè)角色，從上面時(shí)鐘芯片的數(shù)據(jù)手冊(cè)中，可以得到：

另外由于這個(gè)150ps的Skew，其實(shí)我們并不能確定到底是哪個(gè)時(shí)鐘輸出是提前了，或是落后了，因此我們必須從最壞的情況去考慮，那么Tskew就變?yōu)椋?/p>

從SDRAM控制器時(shí)序指標(biāo)表格中可以得到控制器數(shù)據(jù)總線的輸出延遲（Output Delay）最小是1.2ns，最大是3.8ns，即：

根據(jù)仿真及估測(cè)的結(jié)果，可以認(rèn)為由信號(hào)完整性及串?dāng)_（crosstalk）所引起的時(shí)序誤差最大為±0.1ns，即：

從以上的數(shù)據(jù)，根據(jù)公式（5），（6）就可以計(jì)算當(dāng)SDRAM作為輸入時(shí)：

以上公式計(jì)算時(shí)，Tskew，Tjitter，Tcrosstalk等指標(biāo)前面有正負(fù)號(hào)，取正負(fù)號(hào)的原則如前所述。

綜合以上計(jì)算結(jié)果，在寫路徑時(shí)Tflight在布線時(shí)必須滿足：

如果以PCB板上每英寸的時(shí)延是0.18ns/inch計(jì)，則：

這個(gè)負(fù)號(hào)的意義是，即使數(shù)據(jù)線的布線長(zhǎng)度為零（事實(shí)上這是不可能的），也可以滿足時(shí)序的要求。這個(gè)意義也是非常直觀的，因?yàn)镾DRAM控制器的輸出保持時(shí)間長(zhǎng)達(dá)1.2ns，而SDRAM輸入的保持時(shí)間只需0.8ns，還有一定的裕量，即使布線長(zhǎng)度為零，也可以遠(yuǎn)遠(yuǎn)地滿足要求。

2.1.2從讀路徑考慮

此時(shí)SDRAM芯片輸出數(shù)據(jù)到SDRAM控制器。上面的計(jì)算過(guò)程僅僅計(jì)算了讀操作時(shí)的單向情況，由于SDRAM數(shù)據(jù)總線是雙向的，那就必須也要考慮SDRAM作為輸出，而SDRAM控制器作為輸入時(shí)的情況。

同理，參考計(jì)算公式完全相同，只不過(guò)需要滿足的建立時(shí)間和保持時(shí)間應(yīng)該以SDRAM控制器的數(shù)據(jù)手冊(cè)上為準(zhǔn)，所以：

而Tcomin變?yōu)镾DRAM輸出時(shí)數(shù)據(jù)在數(shù)據(jù)總線上所保持的最小時(shí)間，在SDRAM數(shù)據(jù)手冊(cè)上這個(gè)數(shù)據(jù)是tOH，Tcomax變?yōu)镾DRAM輸出時(shí)的tAC所以：

其它參數(shù)完全相同：

從以上的數(shù)據(jù)，根據(jù)公式（5），（6）就可以計(jì)算當(dāng)SDRAM作為輸出時(shí)：

綜合以上計(jì)算結(jié)果，在讀路徑時(shí)，Tflight在布線時(shí)必須滿足：

如果以PCB板上每英寸的時(shí)延是0.18ns/inch計(jì)，則：

綜合（8）（10）的條件，在此條件下，SDRAM的數(shù)據(jù)總線走線長(zhǎng)度應(yīng)該是：

這個(gè)布線的長(zhǎng)度限制留給PCB的布線工程師的余地已經(jīng)很小了。

這種布線方式余地小的根本原因是因?yàn)镾DRAM輸出的時(shí)延Tcomax達(dá)5.4ns，導(dǎo)致SDRAM控制器的建立時(shí)間很難被滿足。而SDRAM輸出的保持時(shí)間又長(zhǎng)達(dá)3ns，遠(yuǎn)遠(yuǎn)滿足SDRAM輸入建立時(shí)間的要求，在這情況下，我們可以用以下的方法來(lái)進(jìn)行優(yōu)化：

可以適當(dāng)?shù)卣{(diào)整時(shí)鐘的Skew來(lái)獲得最優(yōu)化的布線方案

調(diào)整方法，使Clock1和Clock2的Skew調(diào)整為以下的關(guān)系：

即SDRAM控制器時(shí)鐘滯后于SDRAM時(shí)鐘0.7ns，這樣就可以使SDRAM比剛才方式提前0.7ns發(fā)出數(shù)據(jù)，使SDRAM控制器獲得額外的建立時(shí)間，當(dāng)然如前所述，這是以犧牲保持時(shí)間為代價(jià)的。

寫路徑時(shí)，由于Tskew縮小0.7ns（-0.7ns），按照原來(lái)計(jì)算結(jié)果（7）：

讀路徑時(shí)，由于Tskew增大了0.7ns(+0.7ns)，按照原來(lái)的計(jì)算結(jié)果（9）：

綜合以上條件，布線約束條件變?yōu)椋?/p>

這個(gè)布線條件中最大布線距離與原來(lái)公式（11）相比，已經(jīng)增加了近4英寸，因此更容易布線。

3.2 SDRAM控制器分配時(shí)鐘工作方式

如Figure: 8所示，在這種時(shí)鐘方案下，由SDRAM控制器產(chǎn)生時(shí)鐘，并將這個(gè)時(shí)鐘經(jīng)過(guò)PCB上的走線分配給各個(gè)SDRAM芯片，也稱為SDRAM源同步方式。

在這種情況下，假設(shè)SDRAM出來(lái)的時(shí)鐘，經(jīng)過(guò)PCB后到達(dá)SDRAM芯片所需的時(shí)間為Tdelay?？芍@個(gè)Tdelay肯定是正的，假設(shè)時(shí)鐘在PCB板上走了2.5inch，則：

3.2.1從寫路徑考慮

SDRAM控制器輸出數(shù)據(jù)的同時(shí)也輸出時(shí)鐘，此時(shí)：

其他參數(shù)：

則：

2.2.2從讀路徑考慮

當(dāng)SDRAM輸出數(shù)據(jù)，而SDRAM控制器作為輸入時(shí)，由于時(shí)鐘依然是從SDRAM控制器輸出到達(dá)SDRAM，然后SDRAM根據(jù)這個(gè)時(shí)鐘送出數(shù)據(jù)，所以時(shí)鐘到SDRAM比時(shí)鐘到SDRAM控制器落后了Tdelay，因此：

其它參數(shù)：

綜合SDRAM作為輸出和輸入時(shí)的條件（16）（19），可以得到數(shù)據(jù)線的約束條件：

從以上約束的走線長(zhǎng)度看，基本上已經(jīng)很難實(shí)現(xiàn)這樣的SDRAM布線，特別在SDRAM芯片數(shù)目多的時(shí)候。所以以這種時(shí)鐘方案工作的SDRAM控制器芯片，其速度很難達(dá)到133MHz，一般只能宣稱工作在100MHz或更低。如果工作在100MHz，則Tclk變?yōu)?0ns。相應(yīng)給輸入建立時(shí)間，增加了近2.5ns的裕量，也就是增加了近13.8inch的布線余量。所以在100MHz下，此種方式布線長(zhǎng)度限制變?yōu)椋?/p>

最小走線長(zhǎng)度不變，如前所述，是因?yàn)閿?shù)據(jù)的保持時(shí)間是和時(shí)鐘頻率無(wú)關(guān)的。以上的條件在PCB上就可以輕易地實(shí)現(xiàn)。從這種SDRAM控制器發(fā)出時(shí)鐘的SDRAM工作方式的分析計(jì)算，我們可以得出以下結(jié)論：

較第一種方式比較，向SDRAM寫路徑的時(shí)序裕量更充足了。因?yàn)閷懖僮?，時(shí)鐘是滯后到達(dá)SDRAM，因此延長(zhǎng)了建立時(shí)間。

從SDRAM讀的路徑的時(shí)序裕量會(huì)更小，因?yàn)樽x操作時(shí)，時(shí)鐘到SDRAM控制器比到SDRAM更超前，因此縮短了SDRAM控制器的建立時(shí)間。

和第一種方式不同，這種布線方式受到了時(shí)鐘線絕對(duì)長(zhǎng)度（時(shí)延）而不是相對(duì)長(zhǎng)度（時(shí)延）的限制。只要時(shí)鐘線的絕對(duì)長(zhǎng)度超過(guò)一定的數(shù)值，在某種頻率下，布線就不可能實(shí)現(xiàn)。因?yàn)樵谧xSDRAM時(shí)，Tdelay這個(gè)指標(biāo)可以把所有建立時(shí)間消耗完，導(dǎo)致最大布線長(zhǎng)度小于零，也就是不可能實(shí)現(xiàn)的布線方式。

這種源同步方式，最優(yōu)化的布線方案的前提就是使時(shí)鐘線的長(zhǎng)度盡可能的短。

3.3 SDRAM控制器雙時(shí)鐘工作方式。

這種方式是某些特別嚴(yán)格的SDRAM控制器所具有的一種工作方式，極少的SDRAM控制器采用這種工作方式。如下圖所示：

和第一種工作方式相同的是，這種工作方式也是由外部時(shí)鐘源統(tǒng)一提供時(shí)鐘。但不同的是，這種SDRAM控制器帶有兩個(gè)時(shí)鐘輸入端。其中一個(gè)時(shí)鐘（Tclk）用于寫路徑，而另一個(gè)時(shí)鐘（SDClkIn）用于讀路徑。再另外一個(gè)時(shí)鐘是標(biāo)準(zhǔn)的SDRAM時(shí)鐘（SDRAM Clock）。這里假設(shè)各時(shí)鐘線的長(zhǎng)度：

以下分析這種工作方式的優(yōu)點(diǎn)。

3.3.1寫路徑考慮

寫操作時(shí)SDRAM控制器根據(jù)時(shí)鐘Tclk發(fā)出數(shù)據(jù)，而SDRAM則根據(jù)SDRAM Clock去鎖存數(shù)據(jù)。由于SDRAM Clock長(zhǎng)度比Tclk要多出X，所以時(shí)鐘滯后到達(dá)接收端SDRAM。所以這種工作方式相當(dāng)于工作方式2的寫路徑分析。如工作方式2結(jié)論1所述，這種方式時(shí)鐘滯后到達(dá)SDRAM，可以使SDRAM獲得更長(zhǎng)的建立時(shí)間。具體X可以到多大，則受限于SDRAM保持時(shí)間的要求。

3.3.2讀路徑考慮

讀操作時(shí)SDRAM根據(jù)時(shí)鐘SDRAM Clock發(fā)出數(shù)據(jù)，而SDRAM控制器根據(jù)SDClkIn去鎖存數(shù)據(jù)。如上圖可知，SDClkIn比SDRAM Clock長(zhǎng)出Y，同理和寫路徑一樣，可以使SDRAM控制器獲得更長(zhǎng)的建立時(shí)間。具體Y可以到多大，則受限于SDRAM控制器保持時(shí)間的要求。

由這種工作方式讀寫路徑的分析可知，SDRAM控制器用雙時(shí)鐘的工作方式，可以使讀寫路徑都獲得額外的建立時(shí)間，也就是可以使最大布線長(zhǎng)度隨之增大。從以前分析，一般保持時(shí)間都是可以遠(yuǎn)遠(yuǎn)滿足的，如不滿足可以延長(zhǎng)PCB布線。因此這種工作方式，可以得出各種PCB布線長(zhǎng)度范圍以適合于當(dāng)前PCB的布局要求。

?

1.? X項(xiàng)目中時(shí)序調(diào)整測(cè)試

在X項(xiàng)目中，運(yùn)用本文所述的SDRAM第一種工作方式，采用時(shí)鐘相位可調(diào)的時(shí)鐘芯片Lattice CLK5510。由于采用相位可調(diào)時(shí)鐘芯片，因此在方式1中，可以控制Tskew的值，以獲得最佳的時(shí)序性能。

以下表格中，總結(jié)了各種Tskew條件下CPU工作的穩(wěn)定性：

在這個(gè)項(xiàng)目中測(cè)試了256Mb和512Mb的SDRAM芯片，芯片分別來(lái)自Micron和Samsung兩個(gè)供應(yīng)商。從上面表格中可以看出，當(dāng)Tskew=-1.17ns時(shí)，所有的SDRAM都不能正常工作，出現(xiàn)了錯(cuò)誤。而當(dāng)Tskew=2.81ns開(kāi)始，各種型號(hào)的SDRAM開(kāi)始不能正常工作。在Tskew=3.28ns時(shí)，所有的SDRAM都不能正常工作。從這個(gè)表格中可以看到，256Mb的SDRAM芯片時(shí)序性能優(yōu)于512Mb芯片。而Samsung芯片的時(shí)序性能又優(yōu)于Micron芯片的時(shí)序性能。從這個(gè)時(shí)序調(diào)整實(shí)驗(yàn)中，得出最有意義結(jié)論的是：

由于已經(jīng)找到了Tskew的兩個(gè)上下限臨界點(diǎn)，因此可以取中間值0.70ns作為此SDRAM總線時(shí)序調(diào)整的最優(yōu)化點(diǎn)，此時(shí)時(shí)序裕量離上下限同時(shí)達(dá)到最大，也就是此時(shí)SDRAM工作于最優(yōu)化的時(shí)序性能下。這個(gè)測(cè)試結(jié)果和前面計(jì)算得出的結(jié)論，非常地相似。

?

總結(jié)

從本文分析中可以看出：對(duì)于這種外同步的并行數(shù)字總線系統(tǒng)中，133MHz的總線時(shí)鐘頻率已經(jīng)差不多達(dá)到極限的運(yùn)行頻率了，留給PCB布線的余地已經(jīng)僅為數(shù)英寸。為了使高速數(shù)字電路穩(wěn)定可靠地工作，每一個(gè)工程師都需要對(duì)高速數(shù)字總線作出精確的計(jì)算來(lái)指導(dǎo)PCB布線，這是硬件工程師所必備的技能。另外除了精確地時(shí)序計(jì)算，我們必須要非常地注意高速數(shù)字總線的信號(hào)完整性問(wèn)題，同時(shí)滿足這個(gè)兩條件，是復(fù)雜數(shù)字系統(tǒng)穩(wěn)定性的前提。

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『關(guān)于鼎陽(yáng)』

深圳市鼎陽(yáng)科技股份有限公司（簡(jiǎn)稱“鼎陽(yáng)科技”股票代碼：688112）是通用電子測(cè)試測(cè)量?jī)x器領(lǐng)域的行業(yè)領(lǐng)軍企業(yè)。2002年，鼎陽(yáng)科技創(chuàng)始人開(kāi)始專注于示波器研發(fā)，2005年成功研制出鼎陽(yáng)第一款數(shù)字示波器。歷經(jīng)多年發(fā)展，鼎陽(yáng)產(chǎn)品已擴(kuò)展到數(shù)字示波器、手持示波表、函數(shù)/任意波形發(fā)生器、頻譜分析儀、矢量網(wǎng)絡(luò)分析儀、射頻/微波信號(hào)源、臺(tái)式萬(wàn)用表、直流電源、電子負(fù)載等基礎(chǔ)測(cè)試測(cè)量?jī)x器產(chǎn)品，是全球極少數(shù)能夠同時(shí)研發(fā)、生產(chǎn)、銷售數(shù)字示波器、信號(hào)發(fā)生器、頻譜分析儀和矢量網(wǎng)絡(luò)分析儀四大通用電子測(cè)試測(cè)量?jī)x器主力產(chǎn)品的廠家之一，國(guó)家重點(diǎn)“小巨人”企業(yè)。同時(shí)也是國(guó)內(nèi)主要競(jìng)爭(zhēng)對(duì)手中極少數(shù)同時(shí)擁有這四大主力產(chǎn)品并且四大主力產(chǎn)品全線進(jìn)入高端領(lǐng)域的廠家。公司總部位于深圳，在美國(guó)克利夫蘭、德國(guó)奧格斯堡、日本東京成立了子公司，在成都成立了分公司，產(chǎn)品遠(yuǎn)銷全球80多個(gè)國(guó)家和地區(qū)，SIGLENT已經(jīng)成為全球知名的測(cè)試測(cè)量?jī)x器品牌。

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