在verilog中，實(shí)數(shù)是一種用于表示浮點(diǎn)數(shù)的數(shù)據(jù)類(lèi)型。實(shí)數(shù)可以用于進(jìn)行浮點(diǎn)數(shù)運(yùn)算和表示模擬電路中的模擬量。

需要注意的是，在硬件描述語(yǔ)言中使用實(shí)數(shù)會(huì)導(dǎo)致仿真效率下降，并且實(shí)數(shù)運(yùn)算可能會(huì)引入一些不確定性。因此，在硬件設(shè)計(jì)中，通常更常見(jiàn)的是使用定點(diǎn)數(shù)表示和計(jì)算模擬量。

verilog中的實(shí)數(shù)類(lèi)型包括：

如果將實(shí)數(shù)賦值給一個(gè)整數(shù),那么只有實(shí)數(shù)的整數(shù)部分會(huì)被保留下來(lái).

可以賦值給實(shí)數(shù)科學(xué)計(jì)數(shù),或者十進(jìn)制數(shù)值.

下面例子中?data變量就是real(實(shí)數(shù)類(lèi)型).

通過(guò)initial函數(shù)(該函數(shù)在verilog中是只執(zhí)行一次的函數(shù),可以用于初始化).

給data賦值,