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第1章低溫等離子體蝕刻技術(shù)發(fā)展史

1.1絢麗多彩的等離子體世界

1.2低溫等離子體的應(yīng)用領(lǐng)域

1.3低溫等離子體蝕刻技術(shù)混沌之初

1.4低溫等離子體蝕刻技術(shù)世紀初的三國演義

1.5三維邏輯和存儲器時代低溫等離子體蝕刻技術(shù)的變遷

1.6華人在低溫等離子體蝕刻機臺發(fā)展中的卓越貢獻

1.7未來低溫等離子體蝕刻技術(shù)展望

參考文獻

第2章低溫等離子體蝕刻簡介

2.1等離子體的基本概念

2.2低溫等離子體蝕刻基本概念

2.3等離子體蝕刻機臺簡介

2.3.1電容耦合等離子體機臺

2.3.2電感耦合等離子體機臺

2.3.3電子回旋共振等離子體機臺

2.3.4遠距等離子體蝕刻機臺

2.3.5等離子體邊緣蝕刻機臺

2.4等離子體先進蝕刻技術(shù)簡介

2.4.1等離子體脈沖蝕刻技術(shù)

2.4.2原子層蝕刻技術(shù)

2.4.3中性粒子束蝕刻技術(shù)

2.4.4帶狀束方向性蝕刻技術(shù)

2.4.5氣體團簇離子束蝕刻技術(shù)

參考文獻

第3章等離子體蝕刻在邏輯集成電路制造中的應(yīng)用

3.1邏輯集成電路的發(fā)展

3.2淺溝槽隔離蝕刻

3.2.1淺溝槽隔離的背景和概況

3.2.2淺溝槽隔離蝕刻的發(fā)展

3.2.3膜層結(jié)構(gòu)對淺溝槽隔離蝕刻的影響

3.2.4淺溝槽隔離蝕刻參數(shù)影響

3.2.5淺溝槽隔離蝕刻的重要物理參數(shù)及對器件性能的影響

3.2.6鰭式場效應(yīng)晶體管中鰭(Fin)的自對準(zhǔn)雙圖形的蝕刻

3.2.7鰭式場效應(yīng)晶體管中的物理性能對器件的影響

3.2.8淺溝槽隔離蝕刻中的負載調(diào)節(jié)

3.3多晶硅柵極的蝕刻

3.3.1邏輯集成電路中的柵及其材料的演變

3.3.2多晶硅柵極蝕刻

3.3.3臺階高度對多晶硅柵極蝕刻的影響

3.3.4多晶硅柵極的線寬粗糙度

3.3.5多晶硅柵極的雙圖形蝕刻

3.3.6鰭式場效應(yīng)晶體管中的多晶硅柵極蝕刻

3.4等離子體蝕刻在鍺硅外延生長中的應(yīng)用

3.4.1西格瑪形鍺硅溝槽成型控制

3.4.2蝕刻后硅鍺溝槽界面對最終西格瑪形溝槽形狀及

硅鍺外延生長的影響

3.5偽柵去除

3.5.1高介電常數(shù)金屬柵極工藝

3.5.2先柵極工藝和后柵極工藝

3.5.3偽柵去除工藝

3.6偏置側(cè)墻和主側(cè)墻的蝕刻

3.6.1偏置側(cè)墻的發(fā)展

3.6.2側(cè)墻蝕刻

3.6.3先進側(cè)墻蝕刻技術(shù)

3.6.4側(cè)墻蝕刻對器件的影響

3.7應(yīng)力臨近技術(shù)

3.7.1應(yīng)力臨近技術(shù)在半導(dǎo)體技術(shù)中的應(yīng)用

3.7.2應(yīng)力臨近技術(shù)蝕刻

3.8接觸孔的等離子體蝕刻

3.8.1接觸孔蝕刻工藝的發(fā)展歷程

3.8.2接觸孔掩膜層蝕刻步驟中蝕刻氣體對接觸孔尺寸及

圓整度的影響

3.8.3接觸孔主蝕刻步驟中源功率和偏置功率對接觸孔側(cè)壁

形狀的影響

3.8.4接觸孔主蝕刻步驟中氧氣使用量的影響及優(yōu)化

3.8.5接觸孔蝕刻停止層蝕刻步驟的優(yōu)化

3.8.6晶圓溫度對接觸孔蝕刻的影響

3.9后段互連工藝流程及等離子體蝕刻的應(yīng)用

3.9.1后段互連工藝的發(fā)展歷程

3.9.2集成電路制造后段互連工藝流程

3.10第一金屬連接層的蝕刻

3.10.1第一金屬連接層蝕刻工藝的發(fā)展歷程

3.10.2工藝整合對第一金屬連接層蝕刻工藝的要求

3.10.3第一金屬連接層蝕刻工藝參數(shù)對關(guān)鍵尺寸、輪廓圖形及

電性能的影響

3.11通孔的蝕刻

3.11.1工藝整合對通孔蝕刻工藝的要求

3.11.2通孔蝕刻工藝參數(shù)對關(guān)鍵尺寸、輪廓圖形及電性能的影響

3.12金屬硬掩膜層的蝕刻

3.12.1金屬硬掩膜層蝕刻參數(shù)對負載效應(yīng)的影響

3.12.2金屬硬掩膜層材料應(yīng)力對負載效應(yīng)的影響

3.12.3金屬硬掩膜層蝕刻側(cè)壁輪廓對負載效應(yīng)的影響

3.13介電材料溝槽的蝕刻

3.13.1工藝整合對介電材料溝槽蝕刻工藝的要求

3.13.2先通孔工藝流程溝槽蝕刻工藝參數(shù)對關(guān)鍵尺寸、

輪廓圖形及電性能的影響

3.13.3金屬硬掩膜先溝槽工藝流程溝槽蝕刻工藝對關(guān)鍵尺寸、

輪廓圖形及電性能的影響

3.14鈍化層介電材料的蝕刻

3.15鋁墊的金屬蝕刻

參考文獻

第4章等離子體蝕刻在存儲器集成電路制造中的應(yīng)用

4.1閃存的基本介紹

4.1.1基本概念

4.1.2發(fā)展歷史

4.1.3工作原理

4.1.4性能

4.1.5主要廠商

4.2等離子體蝕刻在標(biāo)準(zhǔn)浮柵閃存中的應(yīng)用

4.2.1標(biāo)準(zhǔn)浮柵閃存的淺槽隔離蝕刻工藝

4.2.2標(biāo)準(zhǔn)浮柵閃存的淺槽隔離氧化層回刻工藝

4.2.3標(biāo)準(zhǔn)浮柵閃存的浮柵蝕刻工藝

4.2.4標(biāo)準(zhǔn)浮柵閃存的控制柵極蝕刻工藝

4.2.5標(biāo)準(zhǔn)浮柵閃存的側(cè)墻蝕刻工藝

4.2.6標(biāo)準(zhǔn)浮柵閃存的接觸孔蝕刻工藝

4.2.7特殊結(jié)構(gòu)閃存的蝕刻工藝

4.2.8標(biāo)準(zhǔn)浮柵閃存的SADP蝕刻工藝

4.33D NAND關(guān)鍵工藝介紹

4.3.1為何開發(fā)3D NAND閃存

4.3.23D NAND的成本優(yōu)勢

4.3.33D NAND中的蝕刻工藝

4.4新型存儲器與系統(tǒng)集成芯片

4.4.1SoC芯片市場主要廠商

4.4.2SoC芯片中嵌入式存儲器的要求與器件種類

4.5新型相變存儲器的介紹及等離子體蝕刻的應(yīng)用

4.5.1相變存儲器的下電極接觸孔蝕刻工藝

4.5.2相變存儲器的GST蝕刻工藝

4.6新型磁性存儲器的介紹及等離子體蝕刻的應(yīng)用

4.7新型阻變存儲器的介紹及等離子體蝕刻的應(yīng)用

4.8新型存儲器存儲單元為何多嵌入在后段互連結(jié)構(gòu)中

4.8.1新型存儲器存儲單元在后段互連結(jié)構(gòu)中的嵌入形式

4.8.2存儲單元連接工藝與標(biāo)準(zhǔn)邏輯工藝的異同及影響

參考文獻

第5章等離子體蝕刻工藝中的經(jīng)典缺陷介紹

5.1缺陷的基本介紹

5.2等離子體蝕刻工藝相關(guān)的經(jīng)典缺陷及解決方法

5.2.1蝕刻機臺引起的缺陷

5.2.2工藝間的互相影響

5.2.3蝕刻工藝不完善所導(dǎo)致的缺陷

參考文獻

第6章特殊氣體及低溫工藝在等離子體蝕刻中的應(yīng)用

6.1特殊氣體在等離子體蝕刻中的應(yīng)用

6.1.1氣體材料在半導(dǎo)體工業(yè)中的應(yīng)用及分類

6.1.2氣體材料在等離子體蝕刻中的應(yīng)用及解離原理

6.1.3特殊氣體等離子體蝕刻及其應(yīng)用

6.2超低溫工藝在等離子體蝕刻中的應(yīng)用

6.2.1超低溫等離子體蝕刻技術(shù)簡介

6.2.2超低溫等離子體蝕刻技術(shù)原理分析

6.2.3超低溫等離子體蝕刻技術(shù)應(yīng)用

參考文獻

第7章等離子體蝕刻對邏輯集成電路良率及可靠性的影響

7.1等離子體蝕刻對邏輯集成電路良率的影響

7.1.1邏輯集成電路良率簡介

7.1.2邏輯前段蝕刻工藝對邏輯集成電路良率的影響

7.1.3邏輯后段蝕刻工藝對邏輯集成電路良率的影響

7.2等離子體蝕刻對邏輯集成電路可靠性的影響

7.2.1半導(dǎo)體集成電路可靠性簡介

7.2.2等離子體蝕刻對HCI的影響

7.2.3等離子體蝕刻對GOI/TDDB的影響

7.2.4等離子體蝕刻對NBTI的影響

7.2.5等離子體蝕刻對PID的影響

7.2.6等離子體蝕刻對EM的影響

7.2.7等離子體蝕刻對SM的影響

7.2.8等離子體蝕刻對低k TDDB的影響

參考文獻

第8章等離子體蝕刻在新材料蝕刻中的展望

8.1硅作為半導(dǎo)體材料在集成電路應(yīng)用中面臨的挑戰(zhàn)

8.2三五族半導(dǎo)體材料在集成電路中的潛在應(yīng)用及其蝕刻方法

8.2.1磷化銦的蝕刻

8.2.2銦鎵砷的蝕刻

8.2.3鎵砷的蝕刻

8.3鍺在集成電路中的潛在應(yīng)用及其蝕刻方法

8.4石墨烯在集成電路中的潛在應(yīng)用及其蝕刻方法

8.5其他二維材料在集成電路中的潛在應(yīng)用及其蝕刻方法

8.6定向自組裝材料蝕刻

參考文獻

第9章先進蝕刻過程控制及其在集成電路制造中的應(yīng)用

9.1自動控制技術(shù)

9.2傳統(tǒng)工業(yè)先進過程控制技術(shù)

9.3先進過程控制技術(shù)在集成電路制造中的應(yīng)用

9.4先進過程控制技術(shù)在等離子體蝕刻工藝中的應(yīng)用

9.4.1等離子體蝕刻建模

9.4.2等離子體蝕刻過程識別

9.4.3等離子體蝕刻過程量測

9.4.4等離子體蝕刻先進控制實例

參考文獻

第10章虛擬制造在集成電路發(fā)展中的應(yīng)用

10.1未來集成電路技術(shù)的發(fā)展趨勢

10.1.1鰭式晶體管后時代邏輯電路技術(shù)的發(fā)展趨勢： 三維邏輯器件

10.1.2集成電路研發(fā)和制造遇到的挑戰(zhàn)

10.2關(guān)鍵工藝流程模擬和虛擬制造技術(shù)

10.2.1蝕刻模塊的計算機輔助模擬

10.2.2光刻、CMP等模塊的計算機輔助模擬

10.2.3虛擬制造中的器件模擬

10.3設(shè)計和工藝協(xié)同關(guān)系的演化

10.3.1可制造性設(shè)計

10.3.2設(shè)計工藝協(xié)同優(yōu)化

10.3.3系統(tǒng)工藝協(xié)同優(yōu)化

10.4虛擬制造技術(shù)的展望

參考文獻

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前言/序言

未來十年是以開放式創(chuàng)新為標(biāo)識的物聯(lián)網(wǎng)高速發(fā)展的時期，是新硬件時代即將開啟的黎明。全球物聯(lián)網(wǎng)規(guī)?；钠谕呀?jīng)使世界半導(dǎo)體行業(yè)成為藍海。芯片技術(shù)、傳感器、云計算的有機結(jié)合會讓萬物相連和無處不在的高度智能化成為可能。而低功耗、小尺寸和穩(wěn)定性強的芯片是實現(xiàn)未來的智能家居、可穿戴設(shè)備、無人駕駛汽車、多軸無人飛行器、機器人廚師等新生事物的基石。順應(yīng)時代的需求，2014年《國家集成電路產(chǎn)業(yè)發(fā)展推進綱要》出臺，并推出十年千億扶植基金計劃。2015年政府工作報告中首次提出“中國制造2025”規(guī)劃,其中集成電路放在新一代信息技術(shù)產(chǎn)業(yè)的首位。這些對于集成電路制造業(yè)核心工藝技術(shù)之一的低溫等離子體蝕刻的發(fā)展無疑既是機遇又是嚴峻的考驗和挑戰(zhàn)。

在摩爾定律提出50周年的2015年，英特爾、三星、臺積電等公司均進入14/16nm FinFET工藝量產(chǎn)階段。2016年在臺積電公司的2020年技術(shù)路線發(fā)展藍圖上，EUV工藝因其提高密度、大幅簡化工藝而第一次成為5nm量產(chǎn)標(biāo)配。2016—2020年這5年間，10nm、7nm甚至5nm依次量產(chǎn)，由此可見技術(shù)節(jié)點更迭依然摧枯拉朽，絲毫不見摩爾定律腳步遲滯的跡象。FinFET教父胡正明教授在2016年坦言： 半導(dǎo)體行業(yè)還有百年的繁榮。5nm之后，

可預(yù)見到的還有7~8個技術(shù)節(jié)點，

未來集成電路的發(fā)展方向大體可以分成三類： ①依靠半導(dǎo)體制造工藝改進持續(xù)縮小數(shù)字集成電路的特征尺寸的More Moore； ②依靠電路設(shè)計以及系統(tǒng)算法優(yōu)化提升系統(tǒng)性能的More than Moore； ③依靠開發(fā)CMOS以外的新器件提升集成電路性能的Beyond CMOS。總體方針是從PPAC（功率、性能、面積和成本）四個方向續(xù)寫微縮神話。應(yīng)運而生的新結(jié)構(gòu)有GAA

（納米片環(huán)柵）、CFET（互補晶體管）、BPDN（背面功率分配）以及新型封裝技術(shù)Chipset(小芯片）。

而存儲器是芯片制造領(lǐng)域的另一制高點，它與數(shù)據(jù)相伴而生且需求量巨大。在傳統(tǒng)存儲器DRAM、NAND Flash等遭遇微縮瓶頸的境況下，目前全球半導(dǎo)體巨擘皆正大舉發(fā)展次世代存儲器，如磁阻式隨機存取存儲器、相變存儲器及電阻式動態(tài)隨機存取存儲器。在這些新興領(lǐng)域里，等離子體蝕刻依然扮演著不可或缺的重要角色。

過去半個世紀中，蝕刻技術(shù)已從簡單的各向同性灰化發(fā)展到離子能量分布/電子能量分布級的精密控制技術(shù)。本書的內(nèi)容基于已經(jīng)公開發(fā)表的文獻以及蝕刻團隊對等離子體蝕刻在集成電路體制造應(yīng)用的全面深刻理解，共分10章，包括低溫等離子體半導(dǎo)體蝕刻技術(shù)的基本原理； 等離子體蝕刻技術(shù)發(fā)展史及前沿蝕刻技術(shù)的前瞻，諸如原子層蝕刻、中性粒子束蝕刻、離子束蝕刻、帶狀束定向蝕刻以及異步脈沖蝕刻等； 邏輯制程的經(jīng)典蝕刻過程介紹； 傳統(tǒng)及各種新型存儲器中等離子體蝕刻技術(shù)的解讀； 蝕刻過程相關(guān)的缺陷聚焦； 蝕刻過程和產(chǎn)品可靠性及良率的已知關(guān)聯(lián)； 特殊氣體在蝕刻中潛在應(yīng)用的探索； 特殊材料蝕刻的綜述涉及了三五族元素、石墨烯、黑磷、拓撲材料以及自組裝材料等； 先進控制過程在等離子體蝕刻過程中應(yīng)用涵蓋了等離子體蝕刻過程的模型建立，已公開的先進控制技術(shù)實例，未來可能的黑燈工廠的全廠控制系統(tǒng)的架構(gòu)； 虛擬制造在集成電路發(fā)展中的應(yīng)用。

本書是年輕的蝕刻團隊在百忙之中歷時數(shù)年完成。希望本書對于等離子體蝕刻在高端半導(dǎo)體制造中的研發(fā)和應(yīng)用能夠管窺一斑，也希望它能成為有意愿致力于半導(dǎo)體高端制造等離子體蝕刻工藝應(yīng)用的

科研人員、工程技術(shù)人員的參考書籍。因經(jīng)驗有限，不妥之處，還請諸位專家、學(xué)者及工程技術(shù)人員斧正。

張海洋2022年9月于上海浦東張江

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