一、背景知識

????之前的章節(jié)提到，時鐘對于FPGA的重要性不亞于心臟對于人的重要性，所有的邏輯運算都離開時鐘的驅(qū)動。那是不是只要有時鐘就可以正常運行？答案是否定的，時鐘是不能隨意的，一個工程設(shè)計是否邏輯正常，還需要有正確的時序分析結(jié)果。

? ?1.1?理想時序模型：

????對于一個信號電平1要從寄存器FF1傳輸?shù)紽F2，波形如右圖，CLK1成為發(fā)送時鐘，CLK2為捕獲時鐘，本例中發(fā)送時鐘和捕獲時鐘來自相同的時鐘源，實際可不同。在clk1的上升沿位置，信號開始傳入，然后從Q直接輸出，輸出波形為FF1_Q,在第二個周期，電平1要被CLK2的上升沿捕獲從而從FF2的Q輸出，波形為FF2_Q。

????時序分析，即分析兩個寄存器間的時序效果，提到時序就離不開你無法忽視而且必須理解透徹的4個概念：setup建立時間、holdup保持時間、recovery恢復時間、removal去除時間。信號可分為3類：時鐘信號，控制信號，數(shù)據(jù)信號，控制信號又包括使能信號，復位信號。setup/holdup描述的是時鐘信號和數(shù)據(jù)信號的關(guān)系，recovery/removal描述的是時鐘信號和復位信號的關(guān)系。

? ?1.2?實際時序模型

在實際的模型中，有兩個重點考慮的因素：時鐘，觸發(fā)器

????1.2.1 時鐘不確定性

時鐘存在不確定性，包括時鐘時延，時鐘偏斜，時鐘抖動

時鐘時延：時鐘在線路上傳輸存在時延

時鐘偏斜：時鐘經(jīng)過不同路徑到達寄存器的時間不同，存在時間差，即為時鐘偏斜

時鐘抖動：時鐘的頻率無法保持任何時刻間都完全一致，存在變化，這種變?yōu)榉Q為時鐘抖動

時鐘邊沿切換：理想的時鐘信號，在上升沿和下降沿狀態(tài)的切換是瞬間完成的，實際上上升沿和下降沿是一個變化的過程，也是需要一定的時間。

????1.2.2 觸發(fā)器特性

????觸發(fā)器從邏輯功能上分為RS觸發(fā)器，D觸發(fā)器，JK觸發(fā)器，從觸發(fā)形式也可分為邊沿觸發(fā)和電平觸發(fā)。根據(jù)觸發(fā)器的真值表可明確看出區(qū)別，在實際使用時主要都是D觸發(fā)器，D觸發(fā)器也是由RS觸發(fā)器改造而成的。D觸發(fā)器自身特性是導致存在setup和holdup的根本原因,下圖為邊沿觸發(fā)的D觸發(fā)器內(nèi)部結(jié)構(gòu)圖，由6個與非門組成。

????輸入為CLK和D，有F4和F5的輸出反饋回到F3和F6的輸入，而這其中，就存在一定的要求：在時鐘上升沿到來前，數(shù)據(jù)需提前到達，提前到達的最小時間為setup時間，這樣數(shù)據(jù)D才能有效被捕獲到，此外，數(shù)據(jù)和時鐘依次到達后，數(shù)據(jù)信號還需穩(wěn)定一段時間，該時間的最小值即為holdup時間，否則觸發(fā)器的輸出將不可預(yù)知。

????注：setup和holdup時間為器件的硬件特性，也即該值為固定值，時序分析時兩值為常數(shù)。

二、時序分析

????2.1 時序模型圖

????以觸發(fā)器FF1到觸發(fā)器FF2間的時序路徑為例進行分析，可抽象為下圖流程。

clk1:啟動時鐘,數(shù)據(jù)data存入FF1

clk2:捕獲時鐘,FF2用clk2進行Q1的輸出數(shù)據(jù)，為方便理解，clk1和clk2為周期相同的同步時鐘

Td:數(shù)據(jù)data傳輸?shù)紽F1輸入端口D1的傳輸時延Td

Tclk1:時鐘clk1傳輸?shù)紽F1時鐘端口的時延

Tco:數(shù)據(jù)data從FF1的輸入端口D1到輸出端口Q1的時延，也即FF1數(shù)據(jù)處理時間

Tcomb:數(shù)據(jù)從Q1到D2中組合邏輯處理的時延

Tnet:數(shù)據(jù)從Q1到D2中傳輸過程中的線路傳輸時延

Tclk2:時鐘clk2傳輸?shù)紽F2時鐘端口的時延

Tsetup:觸發(fā)器FF2的建立時間，數(shù)據(jù)如果要從D2端口被FF2穩(wěn)定檢測到，則要比時鐘clk2邊沿至少提前Tsetup到達

Tholdup:觸發(fā)器FF2的保持時間，數(shù)據(jù)如果要從D2端口被FF2捕獲到，則在時鐘clk2邊沿到達后還得維持狀態(tài)至少Tholdup時間后，數(shù)據(jù)才真正被FF2存儲進去

T:clk1和clk2的時鐘周期相同，都為T，周期不同的分析類似

2.2 時序定性分析

時鐘分析原則：在一個時鐘周期內(nèi)，捕獲寄存器FF2上，數(shù)據(jù)到達時間要比時鐘提前至少Tsetup，在時鐘到達后，數(shù)據(jù)至少要保持狀態(tài)Tholdup時長的時間才能準確存入寄存器中。

??????時鐘波形圖如下圖?

去除復位到達時間：Tdata=Tclk1+Tco+Tcomb+Tnet

時鐘到達時間：Tclk=T+Tclk2

建立時間滿足條件：Tsetup<=T+Tclk-Tdata=T+Tclk2-(Tclk1+Tco+Tcomb+Tnet)

????????????????? ? ? ?公式變換：T>=Tco+Tcomb+Tnet+Tsetup+Tclk1-Tclk2

???????????????????????公式含義：數(shù)據(jù)傳輸時延+時鐘偏斜+setup時間需小于等于一個周期的時間

保持時間滿足條件：Tholdup<=Tdata-Tclk=Tclk1+Tco+Tcomb+Tnet-Tclk2

????????????????????? ?公式變換：Tclk1+Tco+Tcomb+Tnet>=Tclk2+Tholdup

????????????????????? ?公式含義：數(shù)據(jù)從觸發(fā)器FF1傳輸?shù)接|發(fā)器FF2的時延小于等于FF2的時鐘延時加上holdup時間，因為對FF2來說，數(shù)據(jù)data從FF1到達FF2的D端口后，維持Tdata后即會被下一個data覆蓋。

????????對于setup公式還有一個容易引起疑問的地方，就是setup時間到達時間加上了一個時鐘周期T，這個要注意波形圖中標注的分析的時間起點，最終setup、holdup是針對數(shù)據(jù)D1從FF1傳輸?shù)紽F2的輸入端口D2后進行的，數(shù)據(jù)從D1到Q1是需要耗費一個周期，因此需要增加一個周期T。

另外，對于modelsim仿真的波形會發(fā)現(xiàn)時鐘上升沿和數(shù)據(jù)的變化有時是完全對齊的，無需考慮保持時間和建立時間，這是因為仿真的波形為理想的波形。