本題鏈接：

https://hdlbits.01xz.net/wiki/Sim/circuit7

這是一個(gè)時(shí)序電路。 閱讀仿真波形來確定電路的作用，然后實(shí)現(xiàn)它。

題目

答案

輸出波形

未知電路

按位操作符包括：取反（~），與（&），或（|），異或（^），同或（~^）。

按位操作符對(duì) 2 個(gè)操作數(shù)的每 1bit 數(shù)據(jù)進(jìn)行按位操作。

如果 2 個(gè)操作數(shù)位寬不相等，則用 0 向左擴(kuò)展補(bǔ)充較短的操作數(shù)。

取反操作符只有一個(gè)操作數(shù)，它對(duì)操作數(shù)的每 1bit 數(shù)據(jù)進(jìn)行取反操作。

非阻塞賦值屬于并行執(zhí)行語句，即下一條語句的執(zhí)行和當(dāng)前語句的執(zhí)行是同時(shí)進(jìn)行的，它不會(huì)阻塞位于同一個(gè)語句塊中后面語句的執(zhí)行。非阻塞賦值語句使用小于等于號(hào)?<=?作為賦值符。實(shí)際 Verilog 代碼設(shè)計(jì)時(shí)，切記不要在一個(gè)過程結(jié)構(gòu)中混合使用阻塞賦值與非阻塞賦值。兩種賦值方式混用時(shí)，時(shí)序不容易控制，很容易得到意外的結(jié)果。更多時(shí)候，在設(shè)計(jì)電路時(shí)，always 時(shí)序邏輯塊中多用非阻塞賦值，always 組合邏輯塊中多用阻塞賦值；在仿真電路時(shí)，initial 塊中一般多用阻塞賦值。

參考內(nèi)容：

2.4 Verilog 表達(dá)式 | 菜鳥教程：

https://www.runoob.com/w3cnote/verilog-expression.html

4.2 Verilog 過程賦值 | 菜鳥教程：

https://www.runoob.com/w3cnote/verilog-process-assign.html