如何對(duì)reg進(jìn)行賦初始值,如下:

reg [511:0] data;

賦值全0

方法一:直接賦0

data <= 0;
// 默認(rèn)0為十進(jìn)制以32位表示，
//如果data位寬大于32位，則高位補(bǔ)零，如果data位寬小于32位，則截取低位。

方法二:直接賦'b0
?data <= 'b0;

方法三:利用位拼接
data <= {511{1'b}};

方法四:supply0
supply0 [512-1:0] dout_gnd;
dout <= dout_gnd;

賦值全1

賦全1的方法：

方法一:直接賦~0
data <= ~0;

方法二:直接賦-1
data <= -1;

方法三:利用位拼接
dout <= {WIDTH{1'b1}};

方法四:利用supply1
supply1 [WIDTH-1:0] dout_vcc;
dout <= dout_vcc;
需要注意的是Verilog中并沒有'b1的賦全1方式。

參考:

https://blog.csdn.net/u010554204/article/details/43239547