臺(tái)積電（TSMC）是一家全球領(lǐng)先的半導(dǎo)體生產(chǎn)商，其3納米制造工藝已投入生產(chǎn)，將為未來(lái)的芯片設(shè)計(jì)提供更高的性能和更大的密度。本篇文章將為您介紹TSMC的3納米制造工藝及其變體。 總體概述 TSMC的3納米制造工藝是基于FinFET技術(shù)的最后一代，采用高達(dá)25個(gè)極紫外線（EUV）層，部分使用雙重曝光技術(shù)，以提高邏輯和SRAM晶體管的密度。3納米工藝目前已經(jīng)投入生產(chǎn)，而增強(qiáng)型3納米工藝（N3E）將于2023年下半年推出。 N3工藝和N3E工藝的區(qū)別 N3E工藝采用19個(gè)EUV層，不依賴EUV雙重曝光技術(shù)，從而減少了制造復(fù)雜度和成本。雖然N3E工藝具有更寬的工藝窗口和更好的良率，但其提供的邏輯密度比N3更低。因此，對(duì)于旨在實(shí)現(xiàn)密度和面積增益的芯片設(shè)計(jì)而言，它的吸引力較小。 N3P工藝 TSMC正在為N3技術(shù)路線圖添加新的變體，以進(jìn)一步實(shí)現(xiàn)3納米工藝技術(shù)的多樣化，以滿足芯片設(shè)計(jì)者的多樣化需求。其中之一是N3P工藝，通過調(diào)整光學(xué)性能，降低功耗，增強(qiáng)性能和密度，N3P是N3E的光學(xué)縮小版，在相同的漏電情況下提供5%的更高速度，相同的速度下降低5-10%的功率，以及1.04倍的芯片密度。N3P的主要目標(biāo)是基于N3E改善晶體管特性來(lái)優(yōu)化晶體管的密度。據(jù)TSMC稱，這種3納米工藝將為混合芯片設(shè)計(jì)（該芯片由50%邏輯、30%靜態(tài)隨機(jī)存儲(chǔ)器和20%模擬電路組成）提高4%的晶體管密度。預(yù)計(jì)N3P將成為TSMC最受歡迎的N3節(jié)點(diǎn)之一，并將在2024年下半年推出。 N3X工藝 另一個(gè)變體是N3X工藝，是專為CPU和GPU等高性能計(jì)算芯片量身定制的。N3X將支持約1.2V的電壓，這對(duì)于一種3納米芯片制造工藝來(lái)說算是相當(dāng)高的。N3X是專為高性能計(jì)算（HPC）處理器量身定制的，對(duì)于功率漏電這一問題不太在意。這些處理器通常應(yīng)用于帶有龐大冷卻系統(tǒng)的服務(wù)器級(jí)硬件中。不過，芯片設(shè)計(jì)人員在設(shè)計(jì)芯片時(shí)需要努力控制這些漏電流。值得注意的是，N3X將提供與N3P相同的晶體管密度，其主要目標(biāo)是為HPC應(yīng)用程序優(yōu)先考慮性能和最大時(shí)鐘頻率。據(jù)TSMC透露，N3X將于2025年投入生產(chǎn)。 N3AE工藝 最后一個(gè)變體是N3AE（或稱“Auto Early”）工藝，是一種專為汽車應(yīng)用的先進(jìn)的芯片而設(shè)計(jì)的節(jié)點(diǎn)。它提供基于N3E的汽車工藝設(shè)計(jì)套件（PDK），將于2023年推出。完全符合汽車資格要求的N3AE工藝將于2025年發(fā)布。 總結(jié)

以上就是臺(tái)積電（TSMC）的3納米制造工藝及其變體的相關(guān)介紹。每個(gè)變體都有其特定的用途和優(yōu)勢(shì)，將為未來(lái)更高效的芯片設(shè)計(jì)提供更多選擇和支持。這些變體將幫助TSMC滿足不同行業(yè)和應(yīng)用的需求，為我們生活中的各種智能設(shè)備提供更好的性能和功能。