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https://hdlbits.01xz.net/wiki/Exams/ece241_2014_q5b

下圖是 2 的補(bǔ)碼的 Mealy 型機(jī)器實現(xiàn)。 使用獨(dú)熱編碼實現(xiàn)。

題目

答案

輸出波形

有限狀態(tài)機(jī)（Finite-State Machine，F(xiàn)SM），簡稱狀態(tài)機(jī)，是表示有限個狀態(tài)以及在這些狀態(tài)之間的轉(zhuǎn)移和動作等行為的數(shù)學(xué)模型。狀態(tài)機(jī)不僅是一種電路的描述工具，而且也是一種思想方法，在電路設(shè)計的系統(tǒng)級和 RTL 級有著廣泛的應(yīng)用。

Verilog 中狀態(tài)機(jī)主要用于同步時序邏輯的設(shè)計，能夠在有限個狀態(tài)之間按一定要求和規(guī)律切換時序電路的狀態(tài)。狀態(tài)的切換方向不但取決于各個輸入值，還取決于當(dāng)前所在狀態(tài)。狀態(tài)機(jī)可分為 2 類：Moore?狀態(tài)機(jī)和?Mealy?狀態(tài)機(jī)。

Mealy 型狀態(tài)機(jī)

Mealy 型狀態(tài)機(jī)的輸出，不僅與當(dāng)前狀態(tài)有關(guān)，還取決于當(dāng)前的輸入信號。

Mealy 型狀態(tài)機(jī)的輸出是在輸入信號變化以后立刻發(fā)生變化，且輸入變化可能出現(xiàn)在任何狀態(tài)的時鐘周期內(nèi)。因此，同種邏輯下，Mealy 型狀態(tài)機(jī)輸出對輸入的響應(yīng)會比 Moore 型狀態(tài)機(jī)早一個時鐘周期。

參考內(nèi)容：

6.3 Verilog 狀態(tài)機(jī)?| 菜鳥教程：

https://www.runoob.com/w3cnote/verilog-fsm.html