片級封裝(Wafer-Level package)技術(shù)是一種新型的半導體器件封裝技術(shù)。

在傳統(tǒng)封裝基礎(chǔ)上將封裝尺寸縮小到芯片尺寸,且以晶圓片的形式大批量生產(chǎn),降低封裝成本,實現(xiàn)了小型化封裝。本文針對2048×1536超大面陣非制冷紅外焦平面探測器片級封裝的設(shè)計,開展了其片級封裝總體方案設(shè)計、封裝結(jié)構(gòu)設(shè)計、工藝設(shè)計及關(guān)鍵工藝驗證。

主要完成內(nèi)容如下:

(1)?完成了超大面陣非制冷紅外探測器片級封裝總體方案設(shè)計,包括組件結(jié)構(gòu)方案設(shè)計和封裝工藝方案設(shè)計。組件結(jié)構(gòu)設(shè)計方面,分別完成了兩層晶圓片結(jié)構(gòu)和三層晶圓片結(jié)構(gòu)器件片級封裝設(shè)計;在片級封裝工藝上完成了CTW(Chip to wafer)和WTW(Wafer to wafer)封裝方案設(shè)計,并進一步完成了兩個方案的工藝流程設(shè)計。

(2)?對片級封裝力學、光學做了仿真設(shè)計,并繪制了器件兩層及三層晶圓片級封裝工程圖。通過力學和光學可靠性仿真分析,確定了合適的基板厚度和鍵合環(huán)寬度;同時對器件片級封裝真空壽命做了分析計算。根據(jù)芯片結(jié)構(gòu)及可靠性仿真設(shè)計結(jié)果,確定封裝鍵合環(huán)寬度為1.5mm,上基板的厚度為0.85mm,上基板的平面封裝尺寸為44.860mm×41.730mm,下基板的平面封裝尺寸為46.260mm×43.130mm,并依此繪制了器件兩層及三層晶圓片級封裝工程圖。

(3)?完成了兩層晶圓CTW、WTW片級封裝工藝流程和三層晶圓WTW片級封裝工藝流程設(shè)計。并對關(guān)鍵工藝開展了工藝驗證,完成了晶圓鍵合環(huán)金屬化工藝、晶圓鍵合工藝等實驗驗證。

半導體器件封裝技術(shù)分以下幾種：

半導體器件有許多封裝形式，按封裝的外形、尺寸、結(jié)構(gòu)分類可分為引腳插入型、表面貼裝型和高級封裝三類。

從DIP、SOP、QFP、PGA、BGA到CSP再到SIP，技術(shù)指標一代比一代先進?？傮w說來，半導體封裝經(jīng)歷了三次重大革新：第一次是在20世紀80年代從引腳插入式封裝到表面貼片封裝，它極大地提高了印刷電路板上的組裝密度；第二次是在20世紀90年代球型矩陣封裝的出現(xiàn)，滿足了市場對高引腳的需求，改善了半導體器件的性能；芯片級封裝、系統(tǒng)封裝等是現(xiàn)在第三次革新的產(chǎn)物，其目的就是將封裝面積減到最小。

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