??關(guān)于基本的數(shù)字電路知識問題，你會幾個(gè)？

??文/中信華PCB

??今天是學(xué)習(xí)日，除了PCB電路板工程師的面試真題，小編還為大家整理了基本的數(shù)字電路知識問題，內(nèi)容簡單，卻能檢索各位小伙伴的知識功底，一起來看看題目，并在心中或是紙上簡要答之吧~

??(1) 什么是 Setup和 Hold 時(shí)間？

??答：Setup/Hold time 用于測試芯片對輸入信號和時(shí)鐘信號之間的時(shí)間要求。建立時(shí)間 (Setup Time)是指觸發(fā)器的時(shí)鐘信號上升沿到來以前，數(shù)據(jù)能夠保持穩(wěn) 定不變的時(shí)間。輸入數(shù)據(jù)信號應(yīng)提前時(shí)鐘上升沿 (如上升沿有效)T 時(shí)間到達(dá)芯片，這個(gè) T就是建立時(shí)間通常所說的 SetupTime。

??如不滿足 Setup Time，這個(gè)數(shù)據(jù)就不能被這一時(shí)鐘打入觸發(fā)器，只有在下一個(gè)時(shí)鐘上升沿到來時(shí)，數(shù)據(jù)才能被打入 觸發(fā)器。保持時(shí)間(Hold Time)是指觸發(fā)器的時(shí)鐘信號上升沿到來以后，數(shù)據(jù)保持穩(wěn)定不變的時(shí)間。如果 Hold Time 不夠，數(shù)據(jù)同樣不能被打入觸發(fā)器。

??(2) 什么是競爭與冒險(xiǎn)現(xiàn)象？怎樣判斷？如何消除？

??答：在組合邏輯電路中，由于門電路的輸入信號經(jīng)過的通路不盡相同，所產(chǎn)生的延時(shí)也就會不同，從而導(dǎo)致到達(dá)該門的時(shí)間不一致，我們把這種現(xiàn)象叫做競爭。由于競爭而在電路輸出端可能產(chǎn)生尖峰脈沖或毛刺的現(xiàn)象叫冒險(xiǎn)。如果布爾式中有相反的信號則可能產(chǎn)生競爭和冒險(xiǎn)現(xiàn)象。解決方法：一是添加布爾式的消去項(xiàng)，二是在芯片外部加電容。

??(3) 請畫出用 D 觸發(fā)器實(shí)現(xiàn) 2 倍分頻的邏輯電路

??答：

??(4) 什么是"線與 "邏輯，要實(shí)現(xiàn)它，在硬件特性上有什么具體要求？

??答：線與邏輯是兩個(gè)或多個(gè)輸出信號相連可以實(shí)現(xiàn)與的功能。在硬件上，要用 OC 門來實(shí)現(xiàn)( 漏極或者集電極開路 )，為了防止因灌電流過大而燒壞 OC 門, 應(yīng)在 OC 門輸出端接一上拉電阻 (線或則是下拉電阻)。

??(5) 什么是同步邏輯和異步邏輯？同步電路與異步電路有何區(qū)別？

??答： 同步邏輯是時(shí)鐘之間有固定的因果關(guān)系。異步邏輯是各時(shí)鐘之間沒有固定的因果關(guān)系 .電路設(shè)計(jì)可分類為同步電路設(shè)計(jì)和異步電路設(shè)計(jì)。 同步電路利用時(shí)鐘脈沖使其子系統(tǒng)同步運(yùn)作 ，而異步電路不使用時(shí)鐘脈沖做同步，其子系統(tǒng)是使用特殊的 “開始”和“完成”信號使之同步。異步電路具有下列優(yōu)點(diǎn)：無時(shí)鐘歪斜問題、 低電源消耗、平均效能而非最差效能、模塊性、可組合和可復(fù)用性。

??(6) 你知道哪些常用邏輯電平？ TTL 與 COMS 電平可以直接互連嗎？

??答：常用的電平標(biāo)準(zhǔn)，低速的有 RS232、rs485 、RS422、 TTL、CMOS 、LVTTL、 LVCMOS、ECL 、ECL、 LVPECL 等，高速的有 LVDS、 GTL、PGTL 、 CML、 HSTL、SSTL 等。

??一般說來， CMOS 電平比 TTL 電平有著更高的噪聲容限。 如果不考慮速度 和性能，一般 TTL 與 CMOS 器件可以互換。但是需要注意有時(shí)候負(fù)載效應(yīng)可能引起電路工作不正常，因?yàn)橛行?TTL 電路需要下一級的輸入阻抗作為負(fù)載才能 正常工作。

??(7) 請畫出微機(jī)接口電路中，典型的輸入設(shè)備與微機(jī)接口邏輯示意圖 (數(shù)據(jù)接口、控制接口、鎖存器 /緩沖器)

??典型輸入設(shè)備與微機(jī)接口的邏輯示意圖如下：

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