本題鏈接：

https://hdlbits.01xz.net/wiki/Exams/m2014_q4k

實現(xiàn)以下電路：

題目

答案

向量

當位寬大于 1 時，wire 或 reg 即可聲明為向量的形式。Verilog 支持可變的向量域選擇，

Verillog 還支持指定 bit 位后固定位寬的向量域選擇訪問。

• [bit+: width]?: 從起始 bit 位開始遞增，位寬為 width。

• [bit-: width]?: 從起始 bit 位開始遞減，位寬為 width。

對信號重新進行組合成新的向量時，需要借助大括號。

異步復位

異步復位是指無論時鐘到來與否，只要復位信號有效，電路就會執(zhí)行復位操作。

異步復位常常會被綜合成如下電路：

異步復位的優(yōu)點：大多數(shù)觸發(fā)器單元有異步復位端，不會占用額外的邏輯資源。且異步復位信號不經過處理直接引用，設計相對簡單，信號識別快速方便。

異步復位的缺點：復位信號與時鐘信號無確定的時序關系，異步復位很容易引起時序上 removal 和 recovery 的不滿足。且異步復位容易受到毛刺的干擾，產生意外的復位操作。

參考內容：

?2.3 Verilog 數(shù)據(jù)類型?| 菜鳥教程：

https://www.runoob.com/w3cnote/verilog-data-type.html

5.1 Verilog 復位簡介 | 菜鳥教程：

https://www.runoob.com/w3cnote/verilog2-reset.html