賽題一：12Gbps NRZ?接收機(jī)均衡器（RX?EQ）設(shè)計(jì)

描述及要求（基礎(chǔ)）：

1.設(shè)計(jì)一個(gè)滿足性能要求的工作速率12Gbps的接收機(jī)均衡器電路；

2.發(fā)射機(jī)輸出幅度差分400mV；

3.信道插入損耗IL>10dB@6GHz，SP參數(shù)見附件；

附件下載鏈接（無法下載請更換瀏覽器）：

http://cpipc.acge.org.cn/sysFile/downFile.do?fileId=2bad6f2dc7a644a0938300e0e2c9ef6a

4.信道編碼：NRZ，碼型：PRBS7；

5.接收機(jī)均衡器輸出指標(biāo)：jitter < 0.2UI;

6.CTLE功耗電流要求 <15mA;

7.具有信道線性均衡（CTLE）能力；

8.給出均衡器和輸出波形和眼圖（前仿真結(jié)果）；

9.完成版圖和后仿真。

描述及要求（加分）：

1.Jitter < 0.15 UI ，越小越好；

2.CTLE工作電流<10mA，越小越好

3.具有判決反饋均衡（DFE）能力；

4.具有自適應(yīng)線性均衡算法能力（算法和設(shè)計(jì)可以分開）；

5.具有自適應(yīng)判決反饋均衡能力（算法和設(shè)計(jì)可以分開）。

評審得分點(diǎn)：

1.電路原理正確，能完成正常的均衡功能和前后仿真結(jié)果；

2.功耗，面積有合理分析；

3.Jitter指標(biāo)越小，得分越高；

4.功耗越小，得分越高；

5.低階工藝設(shè)計(jì)是加分項(xiàng)；

6.有DFE和自適應(yīng)均衡算法和實(shí)現(xiàn)是加分項(xiàng)。

輸出要求：

1.接收機(jī)系統(tǒng)設(shè)計(jì)思路。

2.電路原理圖和Verilog代碼以及版圖。

3.仿真結(jié)果（前仿，后仿）。

4.總結(jié)：方案優(yōu)勢，不足，改進(jìn)建議等。

賽題二：超低噪聲、超高PSRR的LDO芯片設(shè)計(jì)

描述及要求：

1.超低RMS噪聲: 8μVRMS (10Hz to 100kHz)

2.超低噪聲功率譜密度: 20nV/√Hz @10kHz

3.超高電源紋波抑制比（PSRR）: 70dB @1MHz

4.最大輸出電流: 50mA

5.寬輸入電壓范圍: 5V+/-10%；

6.可使用一個(gè)外接電容（非輸出電容）以提升Noise和PSRR性能；

7.過流保護(hù)電流限100mA；

8.輸出電壓范圍: 2.5V（精度越高越好）

9.瞬態(tài)響應(yīng)：最大過沖/最低跌落≤±40mV@1mA和50mA在1us變化,Vin=5V,Vout=2.5V;恢復(fù)時(shí)間≤40us；

10.建議使用標(biāo)準(zhǔn)CMOS工藝。

評審得分點(diǎn)：

1.思路正確，沒有大的Bug；

2.噪聲、PSRR、瞬態(tài)響應(yīng)等關(guān)鍵性能指標(biāo)越高，得分越高；

3.需要有文檔，說明各個(gè)子電路性能指標(biāo)（如基準(zhǔn)源，誤差放大器，快速啟動(dòng)控制，全環(huán)路控制）的分解依據(jù)，子電路結(jié)構(gòu)的選擇依據(jù)等；

4.查詢業(yè)界典型產(chǎn)品的指標(biāo)，分析差距存在的原因，和可能的改進(jìn)方向；

5.面積、功耗有合理分析；

6.各個(gè)子模塊的功耗和噪聲貢獻(xiàn)（用餅狀圖給出占比分析）；

7.PSRR性能分析；

8.瞬態(tài)響應(yīng)性能分析。

輸出要求：

1.電路及仿真設(shè)置；

2.詳細(xì)設(shè)計(jì)文檔；

3.電路原理圖與仿真驗(yàn)證數(shù)據(jù)。

賽題三：16bit/5Msps的SAR ADC設(shè)計(jì)

描述及要求：

1.樣本率：5 MSPS

2.分辨率：16位，無丟碼

3.動(dòng)態(tài)范圍：>=80 dB

4.信噪比(SNR)：>=80 dB

5.總諧波失真(THD)：?90 dB

6.積分非線性(INL)：±6 LSB(典型值)

7.差分非線性(DNL)：±0.5 LSB(典型值)

8.真差分模擬輸入電壓范圍：±5 V

9.低功耗： 小于100mW(5 MSPS，外部基準(zhǔn)電壓緩沖器，回波時(shí)鐘模式)

10.SAR架構(gòu) 無延遲/流水線延遲

11.溫度范圍：?40°C至+125°C

12.供電電壓：5V或者3.3V（模擬部分），不限（數(shù)字部分）

13.工藝：CMOS工藝

評審得分點(diǎn)：

1.思路正確，沒有大的Bug；

2.SNR等關(guān)鍵性能指標(biāo)越高，得分越高；

3.需要有文檔，說明各個(gè)子電路性能指標(biāo)（如Vref，高速比較器，充放電電容陣列）的分解依據(jù)，子電路結(jié)構(gòu)的選擇依據(jù)等；

4.查詢業(yè)界典型產(chǎn)品的指標(biāo)，分析差距存在的原因，和可能的改進(jìn)方向；

5.面積、功耗有合理分析；

6.各個(gè)子模塊的噪聲貢獻(xiàn)（用餅狀圖給出占比分析）；

7.各個(gè)子模塊的功耗（用餅狀圖給出占比分析）；

8.非線性校正算法的選擇。

輸出要求：

1.系統(tǒng)級模型或直接電路模型；

2.詳細(xì)設(shè)計(jì)文檔；

3.電路原理圖與仿真驗(yàn)證數(shù)據(jù)。

賽題四：基于AI的側(cè)信道數(shù)據(jù)分析

描述及要求：

1.數(shù)據(jù)分：SET1 訓(xùn)練數(shù)據(jù)集合（Label、data）、SET2 測試數(shù)據(jù)集合（Label、data）。曲線參考見賽題四附件。

附件下載鏈接（無法下載請更換瀏覽器）：

http://cpipc.acge.org.cn/sysFile/downFile.do?fileId=4c49e2866ccc40a6bd6e25c964d77bea

2.使用基于AI進(jìn)行側(cè)信道數(shù)據(jù)進(jìn)行分析測試：使用數(shù)據(jù)集Set1 進(jìn)行訓(xùn)練，Set2 進(jìn)行攻擊匹配測試；

3.基于AI側(cè)信道測試方式不少于2種（CNN、MLP等）；

4.訓(xùn)練曲線數(shù)目無要求，最高不超過Set1最大數(shù)目，攻擊測試曲線要求對Set2 全部進(jìn)行測試，目標(biāo)：利用訓(xùn)練的模板對Set2進(jìn)行l(wèi)abel 測試匹配，成功率=匹配成功曲線數(shù)目/全部測試曲線數(shù)目；

5.AI模型要求硬件實(shí)現(xiàn)（實(shí)現(xiàn)方式不限），同時(shí)有軟件代碼做參考rm對硬件進(jìn)行正確性驗(yàn)證。

評審得分點(diǎn)：

1.相同測試曲線數(shù)目，成功率越高得分越高；

2.兩種方式最終得分：(方式1成功率+方式2成功率)/2；

3.有第三種及以上基于AI攻擊方式，作為加分項(xiàng)。

輸出要求：

1.攻擊算法的設(shè)計(jì)文檔、實(shí)現(xiàn)代碼以及實(shí)驗(yàn)數(shù)據(jù)（不含原始曲線數(shù)據(jù)）；

2.不同AI側(cè)信道分析方式的比較分析文檔。

賽題五：基于指令集的后量子格密碼設(shè)計(jì)

描述及要求：

1.使用verilog采用指令集方式（協(xié)處理器方式）搭建NIST第三輪數(shù)字簽名候選算法CRYSTALS-Dilithium（NIST Security Level=2），其中綜合頻率不低于200MHz（28nm），密鑰生成、簽名和驗(yàn)簽階段的cycle數(shù)分別不超過9k,54k和9k，邏輯門（不含memory）面積不超過400K門。

2.格基算法中采樣器和多項(xiàng)式乘法算子要求硬件邏輯實(shí)現(xiàn)，其中采樣器至少支持離散高斯采樣和二項(xiàng)分布采樣。

評審得分點(diǎn)：

1.功能正確，符合題目要求；

2.算法CRYSTALS-Dilithium實(shí)現(xiàn)的面積越小，功耗越低，綜合頻率越高，得分越高；

3.指令集可擴(kuò)展性越強(qiáng)（可搭建除CRYSTALS-Dilithium之外的格基密碼算法，如CRYSTALS-Kyber，Saber等），得分越高；

4.指令集設(shè)計(jì)中考慮防側(cè)信道和故障注入攻擊，可加分；

5.在性能、邏輯門面積相同條件下，Memory 面積越小得分越高。

輸出要求：

CRYSTALS-Dilithium算法的詳細(xì)設(shè)計(jì)文檔（包括專用指令集的功能和結(jié)構(gòu)描述）、邏輯代碼、性能報(bào)告和驗(yàn)證報(bào)告。

賽題六：電磁特征識(shí)別算法設(shè)計(jì)

描述及要求

1.在EM側(cè)信道和EM故障注入中，被測目標(biāo)載體是一個(gè)比較大的目標(biāo)例如（3cm*3 cm）；

2.探頭直徑只有0.2mm,0.5mm. 待測目標(biāo)運(yùn)算所占面積和探頭面積相當(dāng)（目標(biāo)運(yùn)算為一個(gè)黑盒，可以進(jìn)行已知數(shù)據(jù)輸入、輸出結(jié)果獲?。?；

3.在EM側(cè)信道攻擊測試中，如何以最優(yōu)的方式快速選擇最佳側(cè)信道采集點(diǎn)；

4.（泄露最明顯位置），選擇方式需要優(yōu)于窮舉法，并進(jìn)行對比說明；

5.在EM故障注入時(shí)，如何以最優(yōu)的方式快速選擇最佳故障注入點(diǎn)；

6.（故障注入最易出錯(cuò)位置），選擇方式需要優(yōu)于窮舉法，并進(jìn)行對比說明；

7.并通過實(shí)際測試或仿真方式驗(yàn)證選取方式。

評審得分點(diǎn)：

1.理論分析越全面，得分越高；

2.在FPGA、Asic平臺(tái)上推廣性越高越好；

3.與窮舉法對比說明理論清晰，結(jié)論越合理越全面得分越高。

輸出要求：

1.最佳探測點(diǎn)識(shí)別選取算法的設(shè)計(jì)文檔、實(shí)現(xiàn)代碼以及實(shí)驗(yàn)數(shù)據(jù)；

2.不同電磁檢測點(diǎn)選取方式的理論分析文檔；

3.不同電磁檢測點(diǎn)選取方式算法分析文檔和實(shí)現(xiàn)代碼。

賽題七：高性能ONLINE DATA CRYPTO模塊設(shè)計(jì)

描述及要求：

1.基于標(biāo)準(zhǔn)加密算法設(shè)計(jì)一個(gè)加解密模塊IP，通過該模塊IP，SOC對總線傳輸及存入存儲(chǔ)的數(shù)據(jù)進(jìn)行機(jī)密性和防重放的保護(hù)；

2.高性能ONLINE DATA CRYPTO模塊可以選擇NIST、IEEE、IETF等組織頒布的標(biāo)準(zhǔn)加密算法（包括候選算法），但不包含AES，SM4算法，算法模式不限；

3.采用Verilog實(shí)現(xiàn)高性能ONLINE DATA CRYPTO模塊，采用SMIC 40nm工藝時(shí)，工作時(shí)鐘頻率300MHz以上，性能為128bit/cycle，采用其他工藝時(shí)，頻率需要等比例折算；

4.高性能ONLINE DATA CRYPTO模塊接口請參考AXI接口，接口如下圖所示，實(shí)際接口信號可根據(jù)具體實(shí)現(xiàn)進(jìn)行增減。AXI通道中AW通道，AR通道和B通道無需處理，因此接口中未畫出其輸出接口。

5.AXI寫操作不支持亂序和間插，AXI讀操作支持亂序和間插。

評審得分點(diǎn)：

1.實(shí)現(xiàn)算法功能正確，滿足題目要求；

2.設(shè)計(jì)方案文檔描述清晰，模塊功能劃分合理；

3.代碼簡潔，可維護(hù)性好；

4.模塊加密安全性證明越合理，安全性越高，得分越高；

5.文檔中要求明確的對面積和功耗優(yōu)化的措施說明，優(yōu)化措施越有效，模塊面積越小，功耗越低，得分越高；

6.對數(shù)據(jù)吞吐量影響越小，讀寫latency越小，得分越高；

7.要求有完備的驗(yàn)證方案和驗(yàn)證用例。

輸出要求：

1.詳細(xì)設(shè)計(jì)文檔和邏輯代碼；

2.輸出驗(yàn)證用例、驗(yàn)證數(shù)據(jù)和波形截圖；

3.功能、性能仿真報(bào)告以及功耗/性能/面積評估數(shù)據(jù)。

賽題打分原則：

90分及以上：滿足題目所有要求，有較好的商業(yè)價(jià)值或有較多亮點(diǎn)（亮點(diǎn)定義為架構(gòu)清晰、算法效率高、實(shí)現(xiàn)指標(biāo)優(yōu)異等任何超出題目要求的點(diǎn)），PPA、設(shè)計(jì)指標(biāo)等行業(yè)領(lǐng)先。

75-89分：滿足題目所有要求，同時(shí)有一定的商業(yè)價(jià)值或有一定亮點(diǎn)。亮點(diǎn)越多得分越高。

60-74分：滿足大多數(shù)要求或題目全部要求，作品整體上中規(guī)中距無亮點(diǎn)。

60分以下：不滿足題目大多數(shù)要求。

建議在作品中列舉作品的亮點(diǎn)和不足。滿足題目要求的基礎(chǔ)上，超出題目要求越多越好。

答疑郵箱：

wangbo24@hisilicon.com

華為企業(yè)命題專項(xiàng)獎(jiǎng)設(shè)置

特等獎(jiǎng)：2隊(duì)，每隊(duì)獎(jiǎng)金 1萬+1萬元華為產(chǎn)品

一等獎(jiǎng)：5隊(duì)，每隊(duì)獎(jiǎng)金 1萬

二等獎(jiǎng)：12隊(duì)，每隊(duì)獎(jiǎng)金 0.5萬

華為賽題總參賽隊(duì)低于30隊(duì)時(shí)，將適當(dāng)減少獲獎(jiǎng)名額

華為企業(yè)簡介

華為創(chuàng)立于1987年，是全球領(lǐng)先的ICT（信息與通信）基礎(chǔ)設(shè)施和智能終端提供商,目前約有19.7萬員工，業(yè)務(wù)遍及170多個(gè)國家和地區(qū)，服務(wù)全球30多億人口。華為致力于把數(shù)字世界帶入每個(gè)人、每個(gè)家庭、每個(gè)組織，構(gòu)建萬物互聯(lián)的智能世界：讓無處不在的聯(lián)接，成為人人平等的權(quán)利，成為智能世界的前提和基礎(chǔ)；為世界提供最強(qiáng)算力，讓云無處不在，讓智能無所不及；所有的行業(yè)和組織，因強(qiáng)大的數(shù)字平臺(tái)而變得敏捷、高效、生機(jī)勃勃；通過AI重新定義體驗(yàn)，讓消費(fèi)者在家居、出行、辦公、影音娛樂、運(yùn)動(dòng)健康等全場景獲得極致的個(gè)性化智慧體驗(yàn)。

中國研究生創(chuàng)“芯”大賽簡介

中國研究生創(chuàng)“芯”大賽（簡稱“大賽”）由教育部學(xué)位管理與研究生教育司指導(dǎo)，中國學(xué)位與研究生教育學(xué)會(huì)（國家一級學(xué)會(huì)）、中國科協(xié)青少年科技中心主辦，清華海峽研究院作為秘書處。作為中國研究生創(chuàng)新實(shí)踐系列賽事之一，大賽聚焦國家戰(zhàn)略需求，助力國家急需、重點(diǎn)發(fā)展領(lǐng)域高層次創(chuàng)新人才培養(yǎng)。針對“卡脖子”領(lǐng)域，由院士領(lǐng)銜專家委員會(huì)、知名學(xué)者、企業(yè)高管擔(dān)任評委，是面向全國高等院校及科研院所在讀研究生的一項(xiàng)團(tuán)體性集成電路設(shè)計(jì)創(chuàng)意實(shí)踐活動(dòng)。鼓勵(lì)辦好研究生創(chuàng)新實(shí)踐大賽”被寫入教育部、國家發(fā)展改革委、財(cái)政部《關(guān)于加快新時(shí)代研究生教育改革發(fā)展的意見》，研究生獲獎(jiǎng)情況被研究生教育重要評估評審認(rèn)可。

賽事宗旨為：創(chuàng)芯、選星、育芯。

大賽面向中國大陸、港澳臺(tái)地區(qū)在讀研究生（碩士生和博士生，含留學(xué)生）和已獲得研究生入學(xué)資格的大四本科生（需提供學(xué)校保研、錄取證明）及國外高校在讀研究生。參賽隊(duì)伍可提交集成電路芯片設(shè)計(jì)相關(guān)創(chuàng)意、創(chuàng)新或創(chuàng)業(yè)作品。大賽分為兩級賽程：初賽和決賽。初賽分為自主命題和企業(yè)命題，評審采用網(wǎng)絡(luò)或會(huì)議評審的方式進(jìn)行,決賽為現(xiàn)場賽，采用答題、答辯及競演相結(jié)合的方式進(jìn)行。

2022年第五屆大賽將在杭州蕭山區(qū)舉辦，承辦方為浙江大學(xué)杭州國際科創(chuàng)中心。決賽同期還將舉辦集成電路產(chǎn)業(yè)招聘會(huì)，集成電路學(xué)術(shù)論壇等活動(dòng)，邀請來自學(xué)界及業(yè)界嘉賓分享經(jīng)驗(yàn)，促進(jìn)集成電路產(chǎn)學(xué)研融合及科技成果轉(zhuǎn)化，促進(jìn)產(chǎn)業(yè)創(chuàng)新創(chuàng)業(yè)生態(tài)、加強(qiáng)人才供需對接。