本文先從簡單數(shù)字總線模型開始，全面分析了各種因素下高速數(shù)字總線時序裕量的計算方法，并推導(dǎo)出了最基本的計算公式。然后以高速SDRAM總線為實例，分析了三種時鐘模式下時序裕量的計算實例。最后以此理論為指導(dǎo)，對X項目SDRAM總線作出了最優(yōu)化的調(diào)整。

關(guān)鍵詞：高速數(shù)字總線，時序分析，時序裕量計算，SDRAM總線，總線時序調(diào)整

1.總線時序分析的目的

許多項目都面臨著開發(fā)，測試時間短，而Time-to-Market壓力又很大，在這種情況下如何設(shè)計可靠的數(shù)字系統(tǒng)，對工程師是一個很大的挑戰(zhàn)。保證數(shù)字總線時序的可靠性是數(shù)字系統(tǒng)可靠工作的最重要的前提。特別在通信系統(tǒng)中，對系統(tǒng)吞吐量，CPU處理能力等要求越來越高，因此必須要用到各種各樣的高速數(shù)字總線，如內(nèi)存的SDRAM，DDR接口，高速的CPU接口以及芯片之間的并行互連接口等。這些類型的總線基本上工作在100MHz頻率以上，每個時鐘周期小于10納秒（10-9秒），在這么高的速度下，數(shù)據(jù)總線上每一個時鐘周期內(nèi)要求數(shù)據(jù)被正確地讀出和寫入，保證這一過程的并不是單單憑設(shè)計經(jīng)驗而是要靠對總線時序的理解和精確的計算。如果發(fā)生數(shù)字總線的時序錯誤，會導(dǎo)致誤碼，非法指令，非法地址存取直至系統(tǒng)不能啟動等不可預(yù)測的災(zāi)難性后果。本文總結(jié)了數(shù)字總線時序分析及計算方法，并且對SDRAM總線的時序計算做出了全面的總結(jié)。

時序分析的目的：為了使數(shù)據(jù)總線上的數(shù)據(jù)正確地被輸入芯片時鐘鎖存，也就是輸出芯片必須滿足輸入芯片的輸入建立時間和輸入保持時間的要求。

? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ???2.總線時序分析及基本模型計算

2.1簡單總線模型

總線的模型如 Figure: 1所示，IC1輸出數(shù)據(jù)到IC2，并且IC1和IC2在同一時鐘Clock下工作。Figure: 2表明了一般總線的時序關(guān)系，當(dāng)IC1輸出數(shù)據(jù)時，IC1在上升沿之后打出數(shù)據(jù)，上升沿到數(shù)據(jù)在數(shù)據(jù)總線上有效的時間稱為時鐘到數(shù)據(jù)的延時，即Tco。然后輸入芯片IC2會在下一個時鐘的上升沿去鎖存數(shù)據(jù)總線上的數(shù)據(jù)。

Tco：芯片輸出數(shù)據(jù)時，時鐘上升沿后，數(shù)據(jù)在數(shù)據(jù)總線上有效的時間（時鐘到數(shù)據(jù)延時），此數(shù)據(jù)需要用到最大值Tcomax及最小值Tcomin。

Tsu：芯片作為輸入時，數(shù)據(jù)所需的建立時間（時鐘上升沿前數(shù)據(jù)維持的時間），建立時間的滿足永遠以最小值來計算。

Th：芯片作為輸入時，數(shù)據(jù)所需的保持時間（時鐘下降沿后維持的時間），保持時間的滿足永遠是最小值來計算。

從以上時序分析的目的可知，IC1的輸出數(shù)據(jù)在數(shù)據(jù)總線上的維持時間必須要滿足IC2的建立時間（Tsu）及保持時間（Th）的最小需求。

我們假設(shè)時鐘同時到達IC1和IC2的時鐘輸入端，那么為了滿足IC1的輸出必須滿足IC2正確輸入的條件。

從輸入的Tsu考慮：

為了滿足Tsu的條件，Tsu必須：

從上面式子，我們還可以推算出，在給定的時鐘頻率下，輸入的建立時間的時序裕量：

從上面的式子，我們可以得出一個重要結(jié)論：

如果電路板在輸入的建立時間方面發(fā)生問題，我們可以通過降低芯片的運行頻率（增大Tclk）來滿足所需的建立時間的要求。

從輸入的Th考慮：

從上面的式子我們可以推算出輸入保持時間的時序裕量：

從圖（2）式我們可以看到IC輸入時，可以得出以下重要結(jié)論：

數(shù)據(jù)輸入的保持時間的時序裕量只和輸入/輸出芯片本身的特性有關(guān)，而與時鐘運行頻率無關(guān)，如果PCB走線不能滿足芯片輸入保持時間的要求，那么簡單地降低芯片的運行頻率是沒有任何幫助的。

2.2實際總線模型時序裕量計算

如果考慮數(shù)據(jù)在PCB上的傳輸延遲和時鐘到達發(fā)送和接收芯片的延遲，那么計算時序裕量就會變得復(fù)雜些，定義以下幾個變量：

Tflight: 這個變量定義數(shù)據(jù)信號在PCB傳輸線上到達輸入點所需的時間，就是平時所說的傳輸時延或飛行時間。

Tskew: 這個變量定義時鐘信號到達發(fā)送IC和接收IC時鐘引腳的時間差異。

Tcrosstalk：由于串?dāng)_引起的數(shù)據(jù)沿變化，導(dǎo)致數(shù)據(jù)到達時間發(fā)生輕微的搖擺。

Tjitter：由于時鐘抖動引起的時鐘周期的變化

考慮這些因素后，建立時間和保持時間的裕量就會相應(yīng)的發(fā)生變化，如下公式所示：

Tskew是時鐘到達兩個芯片的時間延遲，這個參數(shù)在PCB布線時可以任意調(diào)的。從上面的式子中，可以看到Tskew在建立時間和保持時間中的作用分別為一正一負，因此我們可以有以下結(jié)論：

如果想通過調(diào)整時鐘的延遲來增加建立時間的裕量，那么必須犧牲相應(yīng)的保持時間的裕量。反之如果想增加保持時間的裕量，那么必須犧牲相應(yīng)的建立時間的裕量。

由于輸入的建立時間裕量和保持時間裕量必須大于零，所以：

從上面的式子，就可以得出數(shù)據(jù)總線所能走的最大距離和最小距離的定量公式：

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這兩個公式為PCB的布線計算提供理論的依據(jù)。在Cadence的SPECCTRAQuest的時序分析模型，就是根據(jù)這兩個公式來計算。

以上基本公式考慮了Tskew，Tjitter，Tcrosstalk對時序裕量的影響。這些信號在很多情況下是以正負的指標(biāo)來表明在一定范圍內(nèi)的漂移，由于設(shè)計者無法預(yù)測這些指標(biāo)是帶來正的影響還是負的影響，因此以下定義取正負號的原則：

1.????在計算公式1中，也就是計算機最長布線時，這些指標(biāo)所取的正負號應(yīng)該使布線長度值達到最小。

2.????在計算公式2中，也就是計算最短布線時，這些指標(biāo)所取的正負號應(yīng)該使布線長度值達到最大。

這兩個原則會使我們的時序計算達到最嚴(yán)格的指標(biāo)。

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? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ?3.??SDRAM數(shù)據(jù)總線時序裕量計算實例

SDRAM是典型的高速并行總線結(jié)構(gòu)，以下部分我們以SDRAM總線為例說明總線時序裕量計算方法及原則。和上面介紹的基本原理稍有不同，SDRAM總線是雙向總線，所以必須分別計算讀/寫兩種情況，才能確定時序裕量。

以下Figure: 3是SDRAM總線輸出數(shù)據(jù)時的時序圖，另外三張表格分別是SDRAM，SDRAM控制器，及外部時鐘芯片的AC時序指標(biāo)，我們以這些時序指標(biāo)為依據(jù)進行各種SDRAM工作方式下時序裕量計算。

?從Figure: 3的SDRAM時序圖中可以看出，輸出芯片在T3上升沿時準(zhǔn)備輸出數(shù)據(jù)，而輸入芯片在T4上升沿處，鎖存總線上的數(shù)據(jù)。

3.1外部時鐘源統(tǒng)一提供時鐘工作方式

這種SDRAM的工作方式如下圖所示：

在這種SDRAM工作方式下，外部時鐘源統(tǒng)一產(chǎn)生時鐘，然后分發(fā)到SDRAM控制器和SDRAM芯片的時鐘引腳。

3.1.1從寫路徑考慮

此時SDRAM控制器輸出數(shù)據(jù)到SDRAM芯片，則SDRAM控制器的輸出必須滿足SDRAM芯片的建立時間和保持時間的要求，此時

晶體是輸出33MHz，50PPM，因此：

從時鐘芯片的技術(shù)指標(biāo)圖中可知輸出時鐘的Jitter為±100ps，即±0.1ns。由于我們忽略了晶體的Jitter指標(biāo)，因此：

在PCB布線中，我們可以把從時鐘芯片出來的兩個時鐘到SDRAM控制器和SDRAM布得完全等長，因此時鐘Skew可以認(rèn)為零，即：

但是任何的鎖相環(huán)芯片出來的時鐘并不是完全等相位的，因此這個相位的相差其實充當(dāng)了Tskew這個角色，從上面時鐘芯片的數(shù)據(jù)手冊中，可以得到：

另外由于這個150ps的Skew，其實我們并不能確定到底是哪個時鐘輸出是提前了，或是落后了，因此我們必須從最壞的情況去考慮，那么Tskew就變?yōu)椋?/p>

從SDRAM控制器時序指標(biāo)表格中可以得到控制器數(shù)據(jù)總線的輸出延遲（Output Delay）最小是1.2ns，最大是3.8ns，即：

根據(jù)仿真及估測的結(jié)果，可以認(rèn)為由信號完整性及串?dāng)_（crosstalk）所引起的時序誤差最大為±0.1ns，即：

從以上的數(shù)據(jù)，根據(jù)公式（5），（6）就可以計算當(dāng)SDRAM作為輸入時：

以上公式計算時，Tskew，Tjitter，Tcrosstalk等指標(biāo)前面有正負號，取正負號的原則如前所述。

綜合以上計算結(jié)果，在寫路徑時Tflight在布線時必須滿足：

如果以PCB板上每英寸的時延是0.18ns/inch計，則：

這個負號的意義是，即使數(shù)據(jù)線的布線長度為零（事實上這是不可能的），也可以滿足時序的要求。這個意義也是非常直觀的，因為SDRAM控制器的輸出保持時間長達1.2ns，而SDRAM輸入的保持時間只需0.8ns，還有一定的裕量，即使布線長度為零，也可以遠遠地滿足要求。

2.1.2從讀路徑考慮

此時SDRAM芯片輸出數(shù)據(jù)到SDRAM控制器。上面的計算過程僅僅計算了讀操作時的單向情況，由于SDRAM數(shù)據(jù)總線是雙向的，那就必須也要考慮SDRAM作為輸出，而SDRAM控制器作為輸入時的情況。

同理，參考計算公式完全相同，只不過需要滿足的建立時間和保持時間應(yīng)該以SDRAM控制器的數(shù)據(jù)手冊上為準(zhǔn)，所以：

而Tcomin變?yōu)镾DRAM輸出時數(shù)據(jù)在數(shù)據(jù)總線上所保持的最小時間，在SDRAM數(shù)據(jù)手冊上這個數(shù)據(jù)是tOH，Tcomax變?yōu)镾DRAM輸出時的tAC所以：

其它參數(shù)完全相同：

從以上的數(shù)據(jù)，根據(jù)公式（5），（6）就可以計算當(dāng)SDRAM作為輸出時：

綜合以上計算結(jié)果，在讀路徑時，Tflight在布線時必須滿足：

如果以PCB板上每英寸的時延是0.18ns/inch計，則：

綜合（8）（10）的條件，在此條件下，SDRAM的數(shù)據(jù)總線走線長度應(yīng)該是：

這個布線的長度限制留給PCB的布線工程師的余地已經(jīng)很小了。

這種布線方式余地小的根本原因是因為SDRAM輸出的時延Tcomax達5.4ns，導(dǎo)致SDRAM控制器的建立時間很難被滿足。而SDRAM輸出的保持時間又長達3ns，遠遠滿足SDRAM輸入建立時間的要求，在這情況下，我們可以用以下的方法來進行優(yōu)化：

可以適當(dāng)?shù)卣{(diào)整時鐘的Skew來獲得最優(yōu)化的布線方案

調(diào)整方法，使Clock1和Clock2的Skew調(diào)整為以下的關(guān)系：

即SDRAM控制器時鐘滯后于SDRAM時鐘0.7ns，這樣就可以使SDRAM比剛才方式提前0.7ns發(fā)出數(shù)據(jù)，使SDRAM控制器獲得額外的建立時間，當(dāng)然如前所述，這是以犧牲保持時間為代價的。

寫路徑時，由于Tskew縮小0.7ns（-0.7ns），按照原來計算結(jié)果（7）：

讀路徑時，由于Tskew增大了0.7ns(+0.7ns)，按照原來的計算結(jié)果（9）：

綜合以上條件，布線約束條件變?yōu)椋?/p>

這個布線條件中最大布線距離與原來公式（11）相比，已經(jīng)增加了近4英寸，因此更容易布線。

3.2 SDRAM控制器分配時鐘工作方式

如Figure: 8所示，在這種時鐘方案下，由SDRAM控制器產(chǎn)生時鐘，并將這個時鐘經(jīng)過PCB上的走線分配給各個SDRAM芯片，也稱為SDRAM源同步方式。

在這種情況下，假設(shè)SDRAM出來的時鐘，經(jīng)過PCB后到達SDRAM芯片所需的時間為Tdelay。可知這個Tdelay肯定是正的，假設(shè)時鐘在PCB板上走了2.5inch，則：

3.2.1從寫路徑考慮

SDRAM控制器輸出數(shù)據(jù)的同時也輸出時鐘，此時：

其他參數(shù)：

則：

2.2.2從讀路徑考慮

當(dāng)SDRAM輸出數(shù)據(jù)，而SDRAM控制器作為輸入時，由于時鐘依然是從SDRAM控制器輸出到達SDRAM，然后SDRAM根據(jù)這個時鐘送出數(shù)據(jù)，所以時鐘到SDRAM比時鐘到SDRAM控制器落后了Tdelay，因此：

其它參數(shù)：

綜合SDRAM作為輸出和輸入時的條件（16）（19），可以得到數(shù)據(jù)線的約束條件：

從以上約束的走線長度看，基本上已經(jīng)很難實現(xiàn)這樣的SDRAM布線，特別在SDRAM芯片數(shù)目多的時候。所以以這種時鐘方案工作的SDRAM控制器芯片，其速度很難達到133MHz，一般只能宣稱工作在100MHz或更低。如果工作在100MHz，則Tclk變?yōu)?0ns。相應(yīng)給輸入建立時間，增加了近2.5ns的裕量，也就是增加了近13.8inch的布線余量。所以在100MHz下，此種方式布線長度限制變?yōu)椋?/p>

最小走線長度不變，如前所述，是因為數(shù)據(jù)的保持時間是和時鐘頻率無關(guān)的。以上的條件在PCB上就可以輕易地實現(xiàn)。從這種SDRAM控制器發(fā)出時鐘的SDRAM工作方式的分析計算，我們可以得出以下結(jié)論：

較第一種方式比較，向SDRAM寫路徑的時序裕量更充足了。因為寫操作，時鐘是滯后到達SDRAM，因此延長了建立時間。

從SDRAM讀的路徑的時序裕量會更小，因為讀操作時，時鐘到SDRAM控制器比到SDRAM更超前，因此縮短了SDRAM控制器的建立時間。

和第一種方式不同，這種布線方式受到了時鐘線絕對長度（時延）而不是相對長度（時延）的限制。只要時鐘線的絕對長度超過一定的數(shù)值，在某種頻率下，布線就不可能實現(xiàn)。因為在讀SDRAM時，Tdelay這個指標(biāo)可以把所有建立時間消耗完，導(dǎo)致最大布線長度小于零，也就是不可能實現(xiàn)的布線方式。

這種源同步方式，最優(yōu)化的布線方案的前提就是使時鐘線的長度盡可能的短。

3.3 SDRAM控制器雙時鐘工作方式。

這種方式是某些特別嚴(yán)格的SDRAM控制器所具有的一種工作方式，極少的SDRAM控制器采用這種工作方式。如下圖所示：

和第一種工作方式相同的是，這種工作方式也是由外部時鐘源統(tǒng)一提供時鐘。但不同的是，這種SDRAM控制器帶有兩個時鐘輸入端。其中一個時鐘（Tclk）用于寫路徑，而另一個時鐘（SDClkIn）用于讀路徑。再另外一個時鐘是標(biāo)準(zhǔn)的SDRAM時鐘（SDRAM Clock）。這里假設(shè)各時鐘線的長度：

以下分析這種工作方式的優(yōu)點。

3.3.1寫路徑考慮

寫操作時SDRAM控制器根據(jù)時鐘Tclk發(fā)出數(shù)據(jù)，而SDRAM則根據(jù)SDRAM Clock去鎖存數(shù)據(jù)。由于SDRAM Clock長度比Tclk要多出X，所以時鐘滯后到達接收端SDRAM。所以這種工作方式相當(dāng)于工作方式2的寫路徑分析。如工作方式2結(jié)論1所述，這種方式時鐘滯后到達SDRAM，可以使SDRAM獲得更長的建立時間。具體X可以到多大，則受限于SDRAM保持時間的要求。

3.3.2讀路徑考慮

讀操作時SDRAM根據(jù)時鐘SDRAM Clock發(fā)出數(shù)據(jù)，而SDRAM控制器根據(jù)SDClkIn去鎖存數(shù)據(jù)。如上圖可知，SDClkIn比SDRAM Clock長出Y，同理和寫路徑一樣，可以使SDRAM控制器獲得更長的建立時間。具體Y可以到多大，則受限于SDRAM控制器保持時間的要求。

由這種工作方式讀寫路徑的分析可知，SDRAM控制器用雙時鐘的工作方式，可以使讀寫路徑都獲得額外的建立時間，也就是可以使最大布線長度隨之增大。從以前分析，一般保持時間都是可以遠遠滿足的，如不滿足可以延長PCB布線。因此這種工作方式，可以得出各種PCB布線長度范圍以適合于當(dāng)前PCB的布局要求。

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1.??X項目中時序調(diào)整測試

在X項目中，運用本文所述的SDRAM第一種工作方式，采用時鐘相位可調(diào)的時鐘芯片Lattice CLK5510。由于采用相位可調(diào)時鐘芯片，因此在方式1中，可以控制Tskew的值，以獲得最佳的時序性能。

以下表格中，總結(jié)了各種Tskew條件下CPU工作的穩(wěn)定性：

在這個項目中測試了256Mb和512Mb的SDRAM芯片，芯片分別來自Micron和Samsung兩個供應(yīng)商。從上面表格中可以看出，當(dāng)Tskew=-1.17ns時，所有的SDRAM都不能正常工作，出現(xiàn)了錯誤。而當(dāng)Tskew=2.81ns開始，各種型號的SDRAM開始不能正常工作。在Tskew=3.28ns時，所有的SDRAM都不能正常工作。從這個表格中可以看到，256Mb的SDRAM芯片時序性能優(yōu)于512Mb芯片。而Samsung芯片的時序性能又優(yōu)于Micron芯片的時序性能。從這個時序調(diào)整實驗中，得出最有意義結(jié)論的是：

由于已經(jīng)找到了Tskew的兩個上下限臨界點，因此可以取中間值0.70ns作為此SDRAM總線時序調(diào)整的最優(yōu)化點，此時時序裕量離上下限同時達到最大，也就是此時SDRAM工作于最優(yōu)化的時序性能下。這個測試結(jié)果和前面計算得出的結(jié)論，非常地相似。

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總結(jié)

從本文分析中可以看出：對于這種外同步的并行數(shù)字總線系統(tǒng)中，133MHz的總線時鐘頻率已經(jīng)差不多達到極限的運行頻率了，留給PCB布線的余地已經(jīng)僅為數(shù)英寸。為了使高速數(shù)字電路穩(wěn)定可靠地工作，每一個工程師都需要對高速數(shù)字總線作出精確的計算來指導(dǎo)PCB布線，這是硬件工程師所必備的技能。另外除了精確地時序計算，我們必須要非常地注意高速數(shù)字總線的信號完整性問題，同時滿足這個兩條件，是復(fù)雜數(shù)字系統(tǒng)穩(wěn)定性的前提。

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『關(guān)于鼎陽』

深圳市鼎陽科技股份有限公司（簡稱“鼎陽科技”股票代碼：688112）是通用電子測試測量儀器領(lǐng)域的行業(yè)領(lǐng)軍企業(yè)。2002年，鼎陽科技創(chuàng)始人開始專注于示波器研發(fā)，2005年成功研制出鼎陽第一款數(shù)字示波器。歷經(jīng)多年發(fā)展，鼎陽產(chǎn)品已擴展到數(shù)字示波器、手持示波表、函數(shù)/任意波形發(fā)生器、頻譜分析儀、矢量網(wǎng)絡(luò)分析儀、射頻/微波信號源、臺式萬用表、直流電源、電子負載等基礎(chǔ)測試測量儀器產(chǎn)品，是全球極少數(shù)能夠同時研發(fā)、生產(chǎn)、銷售數(shù)字示波器、信號發(fā)生器、頻譜分析儀和矢量網(wǎng)絡(luò)分析儀四大通用電子測試測量儀器主力產(chǎn)品的廠家之一，國家重點“小巨人”企業(yè)。同時也是國內(nèi)主要競爭對手中極少數(shù)同時擁有這四大主力產(chǎn)品并且四大主力產(chǎn)品全線進入高端領(lǐng)域的廠家。公司總部位于深圳，在美國克利夫蘭、德國奧格斯堡、日本東京成立了子公司，在成都成立了分公司，產(chǎn)品遠銷全球80多個國家和地區(qū)，SIGLENT已經(jīng)成為全球知名的測試測量儀器品牌。

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