LabVIEW通過(guò)IEC61508標(biāo)準(zhǔn)驗(yàn)證ITER聯(lián)鎖系統(tǒng)

保護(hù)環(huán)境要求系統(tǒng)能夠保護(hù)機(jī)器免受工廠系統(tǒng)故障或機(jī)器危險(xiǎn)操作造成的嚴(yán)重?fù)p壞。負(fù)責(zé)此功能的ITER系統(tǒng)是聯(lián)鎖控制系統(tǒng)（ICS）。該系統(tǒng)通過(guò)中央聯(lián)鎖系統(tǒng)（CIS）監(jiān)督和控制不同的工廠聯(lián)鎖系統(tǒng)（PIS）和高級(jí)保護(hù)系統(tǒng)（APS），確保機(jī)器的完整性和可用性。

這些架構(gòu)由冗余配置的NI-9159機(jī)箱組成。這些系統(tǒng)是使用高級(jí)圖形編程工具LabVIEW?FPGA開(kāi)發(fā)的。IEC61508是適用于所有行業(yè)的功能安全標(biāo)準(zhǔn)。該標(biāo)準(zhǔn)定義了設(shè)計(jì)、部署和維護(hù)電氣/電子/可編程電子（E/E/PE）安全相關(guān)系統(tǒng)的方法。它

ICS是負(fù)責(zé)保護(hù)托卡馬克操作免受絕對(duì)工程限制的系統(tǒng)。投資保護(hù)危害在各個(gè)工廠中橫向識(shí)別，ITER聯(lián)鎖完整性等級(jí)與IEC61508安全完整性級(jí)別相稱。ITER使用與標(biāo)準(zhǔn)相同的按需故障概率目標(biāo)。因此，

ICS執(zhí)行具有不同時(shí)序要求的功能。一些要求要求控制器能夠以亞毫秒級(jí)的響應(yīng)時(shí)間提供互鎖信號(hào)，需要嚴(yán)格的實(shí)時(shí)控制周期，其順序?yàn)?00μ秒.這些要求被分配給快速控制器。

快速控制器使用NI提供的基于Xilinx?FPGA的COTSCompact?RIO?NI?9159。對(duì)故障、模式、影響和診斷分析進(jìn)行了研究，以分析行為并提供架構(gòu)解決方案。

Compact?RIO技術(shù)為硬件開(kāi)發(fā)和采集提供了節(jié)省成本的解決方案?？刂破鞴碳ㄟ^(guò)LabVIEWFPGA圖形化編程工具開(kāi)發(fā)。LabVIEW?FPGA使開(kāi)發(fā)人員能夠創(chuàng)建設(shè)計(jì)，并直接將設(shè)計(jì)轉(zhuǎn)換為配置流文件（位文件）。LabVIEW?FPGA固件的編譯步驟描述如下

中間文件的生成：LabVIEW的FPGAVI被轉(zhuǎn)換為中間文件[超高速集成電路硬件描述語(yǔ)言（VHDL）代碼]，并準(zhǔn)備發(fā)送給編譯工作程序。

???????排隊(duì)：掛起的作業(yè)由編譯器服務(wù)器排隊(duì)，稍后，它將中間文件發(fā)送到編譯工作程序以進(jìn)行編譯過(guò)程。

???????VHDL編譯、分析和綜合：數(shù)字邏輯元素由編譯工作線程從中間文件創(chuàng)建。

???????映射：編譯工作線程將邏輯分布在FPGA的物理構(gòu)建塊上。

???????放置和布線：邏輯被分配給FPGA的物理構(gòu)建塊，并建立邏輯塊之間的連接以滿足編譯的空間或時(shí)序限制。

???????生成編程文件：編譯工作程序創(chuàng)建二進(jìn)制數(shù)據(jù)，并將其存儲(chǔ)到LabVIEW創(chuàng)建的位文件中。

???????創(chuàng)建位文件：LabVIEW將位文件保存在項(xiàng)目目錄的子目錄中，并可以下載和/或在FPGAVI上運(yùn)行應(yīng)用程序。

LabVIEW生成VHDL代碼，通過(guò)這些代碼可以對(duì)FPGA進(jìn)行編程，但用戶無(wú)法直接訪問(wèn)這些代碼。用戶只能訪問(wèn)LabVIEW圖形代碼，且如上所述，該標(biāo)準(zhǔn)不為使用高級(jí)綜合語(yǔ)言或圖形語(yǔ)言開(kāi)發(fā)的系統(tǒng)提供指令。此外，在無(wú)法訪問(wèn)自動(dòng)生成的VHDL代碼的情況下深入驗(yàn)證系統(tǒng)也很復(fù)雜。通過(guò)配置FPGA的最終代碼進(jìn)行驗(yàn)證過(guò)程。該進(jìn)程應(yīng)包括以下目標(biāo)。

???????應(yīng)驗(yàn)證單個(gè)單元功能的正確運(yùn)行。

???????應(yīng)驗(yàn)證組件之間的正確集成和通信。

???????應(yīng)驗(yàn)證整個(gè)系統(tǒng)的行為。

要執(zhí)行此任務(wù)，必須訪問(wèn)LabVIEW工具生成的中間VHDL代碼，并對(duì)其應(yīng)用測(cè)試技術(shù)。此外，建議使用經(jīng)過(guò)認(rèn)證的第三方VHDL編譯器執(zhí)行此過(guò)程。

第一個(gè)任務(wù)集中在有關(guān)代碼分析和正確使用編譯工具的IEC61508條款上。首先，對(duì)LabVIEW?FPGA通過(guò)自動(dòng)編譯過(guò)程生成固件的步驟進(jìn)行了詳細(xì)研究。然后，嘗試使用Xilinx工具復(fù)制LabVIEW編譯自動(dòng)生成的FPGA配置比特流。最后，可以創(chuàng)建一個(gè)TCL腳本，該腳本使用Xilinx?ISE工具生成的結(jié)果結(jié)果與從LabVIEW編譯獲得的結(jié)果結(jié)果完全相同。

通過(guò)LabVIEW外部的仿真器運(yùn)行固件的功能仿真是否可行，測(cè)試了實(shí)施此過(guò)程。MentorGraphics的第三方工具Questa高級(jí)模擬器用于運(yùn)行模擬。測(cè)試平臺(tái)是使用System?Verilog語(yǔ)言開(kāi)發(fā)的，并結(jié)合了先進(jìn)的測(cè)試技術(shù)，例如：

???????代碼覆蓋率。

???????通過(guò)SystemVerilog斷言實(shí)現(xiàn)功能覆蓋。

???????刺激隨機(jī)化。

創(chuàng)建SystemVerilog仿真框架。它是一個(gè)典型接口和轉(zhuǎn)移代理類庫(kù)，用于加快新測(cè)試的開(kāi)發(fā)和將V&V過(guò)程應(yīng)用到新模板。一套n創(chuàng)建了測(cè)試，每個(gè)要測(cè)試的模塊都有一個(gè)測(cè)試。此外，每個(gè)測(cè)試都包含一個(gè)斷言模塊，該模塊實(shí)現(xiàn)功能覆蓋并驗(yàn)證是否符合旨在驗(yàn)證每個(gè)測(cè)試的系統(tǒng)要求。為了標(biāo)準(zhǔn)化給定模塊的斷言和測(cè)試平臺(tái)與被測(cè)設(shè)備之間的連接，必須使用System?Verilog接口。

?根據(jù)ITERICS-FA上的IEC61508標(biāo)準(zhǔn)，V&V工藝的應(yīng)用一系列可能性和局限性。它確保接受所使用的COTS設(shè)備適合在投資保護(hù)環(huán)境中運(yùn)行的必要保證。

基于所獲得的結(jié)果，提出了適用于ICS-FA的優(yōu)化V&V方法。因此，可以得出結(jié)論，系統(tǒng)的V&V是可能的，但有一些限制。一方面，不可能涵蓋標(biāo)準(zhǔn)的所有項(xiàng)目，使標(biāo)準(zhǔn)部分適用。另一方面，必須考慮到應(yīng)用此過(guò)程所需的巨大努力和時(shí)間成本。特別是，首次理解、管理和實(shí)施此過(guò)程所需的工作量非常高。即便如此，隨后的執(zhí)行次數(shù)也需要付出很大的努力。當(dāng)前基線中的幾個(gè)關(guān)鍵系統(tǒng)，如中斷緩解系統(tǒng)或超導(dǎo)磁體保護(hù)，可能會(huì)經(jīng)歷所描述的極其謹(jǐn)慎的V&V過(guò)程。然而，如果以有限和有針對(duì)性的方式應(yīng)用，所確定的技術(shù)也可以使低臨界系統(tǒng)受益。

此外，還考慮了開(kāi)發(fā)安全系統(tǒng)的兩個(gè)必要方面。首先，研究證明了在基于NI9159的應(yīng)用中集成SEU檢測(cè)和緩解系統(tǒng)的必要性和可能性。其次，它發(fā)現(xiàn)了如何控制FPGA的放置并隔離LabVIEW中引入的VHDL模塊，從而揭示了單芯片容錯(cuò)在CIS-FA設(shè)計(jì)中的相關(guān)位置。

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