設(shè)計(jì)目標(biāo)：

????為10bit AD提供差分采樣，采樣率5GHz(f_CK)，溫度75°C，信號(hào)振幅A=0.5V，單端輸入范圍0.25~0.75V，LSB=2*A/2^10。

????SNR = 6.02N + 1.76dB，在N=10時(shí)SNR≈62dB，因此要求最大諧波小于-62dB，差分結(jié)構(gòu)消除了偶次諧波，最大諧波為HD3，目標(biāo)值是HD3<-65dB。

? ? // 采用28nm工藝，仿ss工藝角，所有管子取最小長(zhǎng)度L=30n。電源電壓VDD=0.9V。

? ? // fft取256個(gè)點(diǎn)，仿真頻率取質(zhì)數(shù)7, 61, 127，在保持周期的中央取點(diǎn)。

? ? // tran仿真未開噪聲，時(shí)鐘周期是200ps，仿真maxStep選10ps。

? ? // 采用理想時(shí)鐘，時(shí)鐘周期200ps(T_CK)，上升/下降時(shí)間10ps，無(wú)反相延時(shí)。

? ? // 管子的開啟電阻和寄生電容參考值在最后。

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參考：

????Razavi, Behzad. (2015). The Bootstrapped Switch [A Circuit for All Seasons]. IEEE Solid-State Circuits Magazine. 7. 12-15. 10.1109/MSSC.2015.2449714.

????Razavi, Behzad. (2021). The Design of a Bootstrapped Sampling Circuit [The Analog Mind]. IEEE Solid-State Circuits Magazine. 13. 7-12. 10.1109/mssc.2020.3036143.

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1.???? 單管采樣+恒定VGS

????簡(jiǎn)化成一個(gè)RC模型，且只考慮采樣相。用理想電壓源VB代替電容CB，則傳遞函數(shù)為|H(s)|=1/sqrt(1+(ωinRon1C1)^2)，分配1dB給kT/C噪聲，即A^/2/(LSB^2/12+2kT/C1)=62-1[dB]，有C1=467fF，取C1=500fF。

????作為嘗試，取最大輸入頻率下振幅衰減0.5dB，即20lg(|H(s)|)=-0.5dB，得到Ron1=44.5Ω，取Ron1=40Ω。M1采用低閾值管，w=1u*8=8u時(shí)，有Ron1=40.2Ω(@ vgs=900m, vds=1m)，tran仿真得到：

????SINAD=83.96dB, THD=-89.92dB, HD3=-91.66(@ f=136.7M)

????SINAD=50.64dB, THD=-50.65dB, HD3=-50.66(@ f=1.19G)

????SINAD=49.95dB, THD=-49.98dB, HD3=-50.06(@ f=2.48G)

????非線性的引入主要由于體效應(yīng)導(dǎo)致Ron1的變化，減小Ron1來(lái)?yè)Q性能，持續(xù)增大W1直到24u，才使失真滿足要求：

????SINAD=112.4dB, THD=-113.2dB, HD3=-113.3(@ f=136.7M)

????SINAD=77.51dB, THD=-77.53dB, HD3=-77.61(@ f=1.19G)

????SINAD=65.18dB, THD=-65.19dB, HD3=-65.25(@ f=2.48G)

2.???? 加入控制柵壓的開關(guān)

????M2的Bulk接P端。對(duì)M2和M4的導(dǎo)通電阻有一定要求，X節(jié)點(diǎn)寄生電容Cx， 3dB帶寬1/(Ron2*Cx)和1/(Ron4*Cx)需要比信號(hào)頻率大得多，Ron2大了限制M1開啟速度，Ron4大了限制M1關(guān)斷速度，都會(huì)引入擾動(dòng)。

????估算Cx=30fF，令ω3db=10*ωin，即1/(Ron2*Cx)=10*2*pi*2.5GHz，有Ron2=212Ω，取W2=W4=3u，此時(shí)Ron2和Ron4都在130Ω左右，在X點(diǎn)引入的寄生電容Cgd2(Cgd4)≈1.2f，tran得到：

? ????性能下降了很多，因?yàn)樵赩IN較高時(shí)，Vx>VDD，M2無(wú)法關(guān)斷。

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3.???? 解決M2關(guān)不斷問(wèn)題，VB-在保持相接地

????M3的柵如果用CK控制，輸入電平高時(shí)進(jìn)入截止區(qū)，因此對(duì)Vg3也進(jìn)行自舉，連接到X點(diǎn)，從而Vgs3=VB=VDD，帶來(lái)的問(wèn)題是Cx增加了。

????M6用于拉低P點(diǎn)電位使M2在保持相正常關(guān)閉，要求較低，嘗試取W6=1u；對(duì)M3的要求和M2類似，在vgs1通路上多了一個(gè)M3管，W2也要一起增大，M3管對(duì)Cx貢獻(xiàn)更大，取W2=5u，W3=3u，此時(shí)Ron2≈80Ω，Ron3=130Ω，Cgd2增加到約2fF，M3在X點(diǎn)引入Cg3≈2.4fF，tran如下：

????高頻HD3只有-63.41dB，重新考慮M2和M3帶來(lái)的影響。vgs1通路(Ron2, Ron3, Cx)的速度決定的是M1開啟的速度，相當(dāng)于采樣相時(shí)間縮短，采樣建立是指數(shù)過(guò)程，最后一點(diǎn)時(shí)間影響不大。而Ron4*Cx決定的是M1關(guān)斷的速度，過(guò)慢的關(guān)斷導(dǎo)致額外電荷直接注入到C1上，影響更明顯。

????在vgs1通路采樣相的建立過(guò)程中，M2先開啟對(duì)Cx充電，使M3和M1開啟，且M2引入Cx更小， W2>W3更合理。保持W4=3u，對(duì)W2，W3進(jìn)行掃描，觀察Vgs1，取W2=3u，W3=2u時(shí)，vgs1在采樣相建立得較好。此時(shí)HD3=-63.18(@fin=2.48G)，將W4增大到4u，得到：

4.???? VB換成實(shí)際電容

????保持相M5、M6給CB充電，M4將vg1接地，M1關(guān)斷。M2、M3在采樣相將CB加載到vgs1。如果M5的柵接CKN，則VIN較大時(shí)，M5關(guān)不斷，因此vg5需要自舉，接到Vx。Vp>=VDD，Vb5接P點(diǎn)。這是柵壓自舉開關(guān)實(shí)現(xiàn)的最簡(jiǎn)模型，比起普通的單MOS采樣電路，至少需要額外的5個(gè)MOSFET和1個(gè)電容。

????采樣相X點(diǎn)的寄生電容：M4、M5截止，Cgd4≈0.6f；Cgd2≈0.4f；Cgd2≈1.2fF；Cg1≈20fF；Cg3≈1.6fF；估算Cx=25fF，取30f。

????CB的取值： CB上的電荷會(huì)被Cx分走，實(shí)際加載在vgs1的電壓小于VDD，CB要足夠大來(lái)抑制分壓。作為嘗試，允許vgs1衰減1dB（下降100mV左右），20lg(CB/(Cx+CB))=-1dB，得CB=246fF，取CB=250fF。

????通過(guò)(Ron5+Ron6)*CB構(gòu)成的時(shí)間常數(shù)要比信號(hào)周期小，但不用小很多，取ω3dB=1/(RC)=5*ωin，即1/((Ron5+Ron6)*Cx)= 5*2*pi*f_CK/2，有Ron5+Ron6=509.3Ω，將W6改為2u，W5取2u，此時(shí)Ron5和Ron6都在200Ω左右。Tran仿真如下：

????vgs1采樣相處于765mV左右，衰減超過(guò)1dB的預(yù)期。CB上電位在保持相只能恢復(fù)到830mV左右。將Cx增大到600fF來(lái)減弱Cx的分壓，保持ω3dB=1/(RC)=5*ω，需要Ron5+Ron6=212.2Ω。

????取W5=3u，W6=5u，這時(shí)Ron5≈130Ω，Ron6≈80Ω，得到HD3=-64.6dB(@fin=2.48G)。將W5增大到4u，W6增大到6u，僅僅如此改善也不大，考慮到Cx增加的寄生電容可能導(dǎo)致M1關(guān)斷過(guò)慢，將W4從4u增大到6u，得到：

????此時(shí)CB可以被充電到870mV，分壓后，vgs1約為830mV。

????結(jié)構(gòu)：C1=500f, CB=600f, W1=24u, W2=3u, W3=2u, W4=W6=6u, W5=4u

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5.???? 完整柵壓自舉開關(guān)

????器件過(guò)壓：Vx最高可達(dá)VDD+VINmax=0.9+0.75=1.65V，長(zhǎng)期承受這么大的漏源電壓會(huì)損壞M4；對(duì)于M2，采樣相vg2=0，則1.65V的電壓加載在M2的漏柵上，也會(huì)導(dǎo)致?lián)p壞。將電路修改如下：

????解決過(guò)壓?jiǎn)栴}：增加M8形成cascode結(jié)構(gòu)，對(duì)Vx進(jìn)行分壓保護(hù)M4；增加Ma和Mb來(lái)控制M2柵壓，保持相接VDD，采樣相接VIN，采樣相時(shí)vgd2降低到VDD，解決過(guò)壓?jiǎn)栴}。在VIN較高時(shí)Ma無(wú)法正常開啟（VDD-VIN<Vth_Ma），思路和M3類似，加入Mc與Ma并聯(lián)，將Mc的柵自舉到Vx確保采樣相管子開啟。

????Ma不能刪除，否則會(huì)出現(xiàn)電路啟動(dòng)問(wèn)題。啟動(dòng)過(guò)程：①CK=VDD，M5和M6對(duì)CB充電，Mb將vg2拉高到VDD，此時(shí)管子Mc、M2、M3都截止， Vx被M4、M8拉到地；②CK=GND，CB需要通過(guò)M2、M3加載在vgs1，若去掉Ma，此時(shí)Vx=0，vg2=VDD，M2、M3、Mc都截止，沒(méi)有管子能將vg2拉低使M2開啟。保留Ma則此時(shí)能為M2的柵提供電流通路，盡管Ma可能工作在亞閾值區(qū)，M2稍微開啟后CB的電荷對(duì)Cx充電，使Mc、M3、M1開啟，Mc進(jìn)一步確保vg2拉低至VIN。

????M8和M4串聯(lián)后，如果保持寬度不變則等效電阻翻倍，將W4翻倍到12u，取W8=W4=12u。預(yù)估Cx增大到35f，對(duì)Ron2的要求提高到60Ω，取W2=6u，此時(shí)Ron2≈60Ω，同樣取W3=W2=6u。對(duì)于Ma、Mb、Mc， M2柵節(jié)點(diǎn)電容Cg2_tot≈Cg2+Cgdb+Cgda+Cgdc，估算Cg2_tot=10f，令1/(Ron*Cg2_tot)=10*ωin，要求Ron=637Ω。取Wa=Wb=Wc=1u，此時(shí)Ron≈400Ω，仿真如下：

?????主要誤差源于下降沿的速度。M1關(guān)斷需要Mb先將M2關(guān)斷，隨后M4、M8將Cx拉低，性能可能受Mb、M4、M8、Cx限制。并且在仿真中發(fā)現(xiàn)，Cx的增大會(huì)導(dǎo)致中頻段退化。

????將Wb增大到5u，并將W2和W3降低到5u來(lái)減小Cx。得到：

????在第一步理想柵壓自舉采樣定下了W1=24u，得到HD3=-65.3dB(@fin=2.48GHz)，現(xiàn)在只有-62.93dB，要繼續(xù)提高性能代價(jià)較大。Cx對(duì)速度的限制以及時(shí)鐘的非理想等因素使完整電路的性能弱于第一步的結(jié)果。將W1增大到30u：

????參數(shù)：L=30n; W1=30u; W2=W3=Wb=5u; W4=W8=12u; W6=6u; Wa=Wc=1u; C1=500f; CB=600f.

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Operation points

0.9V lvt n管：

W=3u, Cgs(Cgd)≈400a(截止), 1.24f(深線性)，Cox*W*L≈2*(1.24f-0.4f)=1.68f

W=18u, Cgs(Cgd)≈2.44f(截止區(qū)), 7.45f(深線性區(qū))

W=[3 6 9 12 15 18]u, Ron=[107 54 36 27 21 18]

?

0.9V p管：

W=5u，Cgs(Cgd)≈825aF(截止區(qū))，2fF（深線性區(qū)），Cgs和W近似成正比

W=[1 2 3 4 5]u，Ron=[405 202 135 101 81]Ω(@ vgs=0.9V)

?

0.9V n管：

W=10u，Cgs(Cgd)≈1.58f(截止區(qū))，4f(深線性區(qū))，Cgs和W近似成正比

W=[2 4 6 8 10]u，Ron=[188 94 63 47 38]Ω(@ vgs=0.9V)

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