一、概覽

二、CLB結(jié)構(gòu)

????可配置邏輯塊CLB(Configure Logic Block)是實現(xiàn)組合邏輯和時序邏輯的主要資源，由一對Slice（片單元）組成，每一個CLB都是連接到了一個交換矩陣（Switch Matrix）中。

????每個Slice資源包含4個6輸入的LUT，8個FF以及MUX和Carry。Slice又可分為SliceL和SliceM兩種類型，在7系列器件中，大約2/3的Slice為SliceL，其余為SliceM，兩者區(qū)別是SliceM可配置為分布式RAM(Distribute RAM)和移位寄存器，SliceL則不行。

????每個CLB都包含一對Slice，這對Slice可能都是SliceL或是一個SliceLSliceM。屬于一個CLB中的SliecL和SliceM是獨立的，無相互連接的線路，只有屬于同一列的Slice之間才會通過進位鏈進行連接。每個Slice有一個坐標XcYr，r為slice的列序號，c為行序號，同一個CLB的slice行序號是相同的。

三、Slice內(nèi)部結(jié)構(gòu)

3.1 SliceM結(jié)構(gòu)

? 3.2 SliceL結(jié)構(gòu)

????SliceM和SliceL的大體結(jié)構(gòu)相同，唯一的區(qū)別在于SliceM中每個LUT6的輸入多了一路DI，并且CE信號中多了WE控制，正是這一差異使得SliceM可以將LUT配置成移位寄存器和分布式RAM。

3.3 查找表LUT

????7系列器件中，可用LUT（Look-Up Table）實現(xiàn)函數(shù)生成器，LUT為6輸入的LUT6。在一個Slice中，每個LUT6可作為一個6輸入的LUT6或是2個5輸入的LUT5，也可以是2個小于5輸入的LUT。

????6輸入的LUT6時，A1-A6為輸入，O6為輸出。作為2個5輸入或更少輸入的LUT時，A1-A5為輸入，A6為高電平，O5和O6作為兩個LUT的輸出。

3.4 多路復(fù)用器

????每個slice都包含3個多路復(fù)用器：F7AMUX,F7BMUX,F8MUX。F7AMUX,F7BMUX可將兩個LUT6組合7輸入的LUT7，F(xiàn)8MUX可將兩個LUT7組合成8輸入的LUT8。

????1個LUT6可以實現(xiàn)4:1的選擇器，2個LUT6可實現(xiàn)8:1的選擇器，4個LUT6可實現(xiàn)16:1的選擇器，以16:1的多路選擇器為例，從每個LUT中選擇2位D[1:0]作為選擇位，其余4位D[3:0]作為數(shù)據(jù)選擇輸入位，4個LUT共16個選擇輸入位，結(jié)合F7AMUX，F(xiàn)7BMUX，F(xiàn)8MUX，選擇位為4位，組合后即是有16種結(jié)果。

????

3.5?存儲單元

????CLB中信號存儲是通過觸發(fā)器實現(xiàn)，每個Slice中包含8個觸發(fā)器，前面4個只能配置為邊沿觸發(fā)的D觸發(fā)器，后面4個可配置為D觸發(fā)器或電平觸發(fā)的鎖存器。當后面4個配置為鎖存器時，前面4個FF將不能被使用。

????在下圖中，8個FF是共用SR，CE，CLK信號，兩個FF中如果存在控制信號不同，則不能放置到同一個slice中。8個FF都可以配置為不使用置位，復(fù)位，同步置位，同步復(fù)位，異步置位，異步清零的FF。

????8個FF中，前4個和后4個FF的D端口數(shù)據(jù)來源也不同，前者來自LUT6的O5輸出，后者來自LUT6的O6輸出。同時，也都可以來自外部Switch matrix，通過AX,BX,CX,DX進入

3.6?進位邏輯

????Carry可以快速實現(xiàn)算術(shù)加減法運算，一個slice包含一條進位鏈，同一列的slice可以進行級聯(lián)實現(xiàn)更多位的加減法邏輯。

四、應(yīng)用

4.1 分布式RAM

????前面的章節(jié)提到sliceM可以配置為分布式RAM，RAM是中隨機存取數(shù)據(jù)的單元，根據(jù)地址可對RAM進行讀寫操作。分布式RAM指由LUT構(gòu)成的RAM，除了分布式RAM，還有專用的BRAM單元，用于存儲更多的數(shù)據(jù)，少量的數(shù)據(jù)建議用分布式RAM。

????以器件xc7k480tffv1156-1為例，BRAM分布如下圖紅色小方塊，按列分布。

????分布式RAM根據(jù)規(guī)格大小以及端口類型可劃分如下，規(guī)格中包含了RAM的深度和寬度，格式為深度x寬度+端口類型，端口類型包括單端口，雙端口，四端口，簡單雙端口，原語即為設(shè)計時進行實例化時使用。

????涉及到具體器件時會存在差異，具體可在Language Templates中搜索RAM查看LUTRAM

?????分布式RAM是同步寫入，異步讀取，在寫使能信號WE為高電平時，并且處于時鐘跳變沿時，數(shù)據(jù)寫入到RAM中指定地址的空間中。數(shù)據(jù)讀取則是異步操作，每次地址引腳的數(shù)據(jù)更新后，在經(jīng)過LUT的時延后將指定地址的數(shù)據(jù)輸出。

4.2?ROM(只讀存儲器)

????CLB中SliceL和SliceM的單個LUT都可以實現(xiàn)64*1比特的ROM，因為包含4個LUT，當對4個LUT都進行配置時，可實現(xiàn)ROM256*1比特的ROM

4.3 Shift Registers（?移位寄存器）

????移位寄存器可用于延時補償，實現(xiàn)同步FIFO，進行跨時鐘域。CLB中的SliceM可以只使用LUT，不使用FF來配置成32比特的移位寄存器，單個LUT可實現(xiàn)數(shù)據(jù)1-32個時鐘周期的延時。也可將一個SliceM中的4個LUT進行級聯(lián)，可最大實現(xiàn)128個時鐘周期的延時。若需更大的移位，可將SliceM級聯(lián)。

????使能信號CE與時鐘同步，固定的在Q31中讀取數(shù)據(jù)，LUT的最低有效為A[1]未被使用，工具將自動將其值設(shè)為1，A[6:2]為5位的地址，數(shù)據(jù)在Q（LUT6的O6）中進行輸出。如果要進行同步讀取數(shù)據(jù)，則將輸出O6連接到一個FF中。移位寄存器不支持置位或復(fù)位，但在配置后可將其初始化為任何值。

4.4?存儲資源容量估算

????根據(jù)對實現(xiàn)分布式RAM，移位寄存器的實現(xiàn)可以根據(jù)器件的SliceM和FF資源數(shù)計算最大容量，一個LUT6可實現(xiàn)64bit的分布式RAM，一個SliceM可實現(xiàn)的容量為4*64bit=256bit，4個SliceM可實現(xiàn)4*256bit=2^10bi=1Kb。因此，SliceM的數(shù)量為分布式RAM容量的大小的4倍。

????下表為Artix-7系列器件資源表，SliceM數(shù)量和分布式RAM數(shù)量關(guān)系基本符合4倍左右。

五、參考資料

官網(wǎng)用戶手冊《ug474_7Series_CLB.pdf》

文檔獲取

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