本文的文檔編號(hào)：001500000032

需要看對(duì)應(yīng)的視頻，請(qǐng)點(diǎn)擊視頻編號(hào)：001300000078

1、本章主要介紹在FPGA的開發(fā)過程中，在邏輯代碼上板運(yùn)行前都會(huì)進(jìn)行仿真驗(yàn)證。

2、介紹一個(gè)實(shí)時(shí)的信號(hào)分析工具獲取FPGA內(nèi)部的實(shí)時(shí)信號(hào)從而進(jìn)行調(diào)試分析——SignalTap的工作原理、使用流程，并且通過3個(gè)案例又對(duì)SignalTap的使用步驟進(jìn)行了詳細(xì)說明。
3、ALTERA入門學(xué)習(xí)文檔

第一篇 FPGA基礎(chǔ)知識(shí)

?第五章 在線邏輯分析儀-SIGNALTAP

? 進(jìn)行FPGA開發(fā)的過程中，在邏輯代碼上板運(yùn)行前都會(huì)進(jìn)行仿真驗(yàn)證，而EDA仿真工具（如Modelsim等）的使用更是可以可以讓工程師提早發(fā)現(xiàn)工程中出現(xiàn)的一些錯(cuò)誤。但這并不代表經(jīng)過仿真工具驗(yàn)證后的設(shè)計(jì)就能夠達(dá)到預(yù)期。事實(shí)上，在上板運(yùn)行時(shí)仍有可能遇到各種各樣的問題。使用仿真工具進(jìn)行驗(yàn)證的時(shí)候所設(shè)計(jì)Testbench的激勵(lì)輸入有時(shí)不能囊括一切可能發(fā)生的情況，并且由于軟件仿真與實(shí)際硬件之間總是存在著細(xì)微的差別，諸如此類的原因?qū)е鹿こ處熢谏习暹\(yùn)行時(shí)仍會(huì)發(fā)現(xiàn)各種設(shè)計(jì)問題。而很多情況下，在?FPGA?實(shí)時(shí)運(yùn)行中需要查看某些信號(hào)，因此需要一個(gè)實(shí)時(shí)的信號(hào)分析工具獲取FPGA內(nèi)部的實(shí)時(shí)信號(hào)從而進(jìn)行調(diào)試分析——SignalTapII?應(yīng)運(yùn)而生。

SignalTap是由Altera公司開發(fā)的一個(gè)在線、片內(nèi)信號(hào)分析的工具，為設(shè)計(jì)開發(fā)者驗(yàn)證所用。其作用類似于一個(gè)數(shù)字邏輯分析儀，利用signaltap工具基本上可以代替數(shù)字邏輯分析儀。Signaltap是Quartus里最常用的工具，希望同學(xué)們可以熟練使用。

第1節(jié) 軟件原理

需要看對(duì)應(yīng)的視頻，請(qǐng)點(diǎn)擊視頻編號(hào)：001300000079

1、本視頻介紹signaltap工具的原理以及各個(gè)參數(shù)。
2、ALTERA的視頻

在使用SignalTap前先來理解一下SignalTap的原理，從而有助于理解各個(gè)參數(shù)。

圖1.5- 1??SignalTap基本工作原理

? ?

? 如圖1.5- 1為SignalTap II的基本工作原理，通過此圖可以直觀的理解觸發(fā)條件、采樣時(shí)鐘、采樣深度等的概念（概念及相關(guān)設(shè)置見第三節(jié)）及其之間的關(guān)系。

在調(diào)試過程中，某些需要觀察分析的信號(hào)被稱為“被測(cè)信號(hào)”，可以存在多個(gè)被測(cè)信號(hào)。SignalTap II的基本工作過程如下：以被測(cè)信號(hào)為對(duì)象，根據(jù)需要設(shè)置合理的觸發(fā)條件，在觸發(fā)條件（如圖中的被測(cè)信號(hào)下降沿）滿足時(shí)的前后一段時(shí)間，每個(gè)采樣時(shí)鐘的上升沿會(huì)對(duì)被測(cè)信號(hào)進(jìn)行一次采集，并將采集的信號(hào)值存儲(chǔ)在內(nèi)部的RAM中。工程師可以指定觸發(fā)條件前后采多少個(gè)樣點(diǎn)，如果RAM比較大，則可以保存比較多的數(shù)據(jù)。反之，如果RAM比較小，那么保存的數(shù)據(jù)自然比較少，RAM大小決定了觀察數(shù)據(jù)的多少。

最后SignalTap將讀出RAM中的數(shù)據(jù)并逐個(gè)在顯示器中顯示出來，因此SignalTap觀測(cè)到的都是理想的，沒有毛刺的信號(hào)，工程師可以在顯示器中觀測(cè)信號(hào)，從而達(dá)到對(duì)信號(hào)進(jìn)行在線調(diào)試分析的目的。

第2節(jié) 軟件界面

需要看對(duì)應(yīng)的視頻，請(qǐng)點(diǎn)擊視頻編號(hào)：001300000080

1、本視頻介紹signaltap工具的軟解界面及使用流程。
2、這是ALTERA的視頻

打開Quartus軟件，在菜單欄中，選擇Tools>SignalTal II Logic Analyzer后可以打開SignalTap工具。如下圖1.5-?2：

圖1.5- 2??SignalTap II打開方式

圖1.5- 3??SignalTap使用界面

筆者在圖1.5- 3中將需要注明的地方進(jìn)行了標(biāo)記，接下來將對(duì)各處功能進(jìn)行詳細(xì)介紹：

圖1.5-3中所標(biāo)識(shí)的1—4為基本的軟硬件配置：

1為下載線選擇；2為硬件檢測(cè)（識(shí)別相關(guān)的FPGA設(shè)備）；3為工程配置文件選擇（sof文件）；4為加載sof文件（1-3均完成后即可加載文件）。

圖示5—7為采樣設(shè)置：

5為選擇采樣時(shí)鐘，采樣時(shí)鐘要根據(jù)具體需要進(jìn)行設(shè)置,?可以為模塊的工作時(shí)鐘，也可以為內(nèi)部信號(hào)；?6為采樣深度設(shè)置，采樣深度并非越大越好，要根據(jù)分析需求進(jìn)行合理設(shè)置；7為觸發(fā)位置選擇，包括前段觸發(fā)、中間觸發(fā)、后端觸發(fā)三種方式，以觸發(fā)點(diǎn)為參考，根據(jù)觸發(fā)位置的不同能得到不同時(shí)間段的信號(hào)值。

圖示左邊區(qū)域?8—9為信號(hào)設(shè)置，包括添加信號(hào)，設(shè)置信號(hào)觸發(fā)條件等。在8中空白處雙擊即可添加信號(hào)界面，根據(jù)需要添加工程中的相應(yīng)信號(hào)，添加信號(hào)后即可設(shè)置其觸發(fā)條件。

圖中標(biāo)識(shí)的10為資源使用情況指示，如果資源多于FPGA本身的資源，綜合時(shí)會(huì)出現(xiàn)報(bào)錯(cuò)從而無法進(jìn)行分析。

最上面的11為運(yùn)行操作按鈕，開始運(yùn)行后，待觸發(fā)條件滿足后會(huì)顯示波形。

第3節(jié) 使用流程

首先需要選擇下載線方式、FPGA芯片型號(hào)、工程配置文件，如下圖1.5- 4所示。

圖1.5- 4??基本配置選擇

隨后設(shè)置采樣時(shí)鐘、采樣深度以及采樣信號(hào)。

圖1.5- 5??采樣設(shè)置

圖1.5- 5為采樣時(shí)鐘及采樣深度的設(shè)置。此處選擇FPGA內(nèi)部pll鎖相環(huán)輸出的信號(hào)c1作為采樣時(shí)鐘。這里需要注意的是，采樣時(shí)鐘不一定是工程里的時(shí)鐘，內(nèi)部任何信號(hào)都是可以作為采樣時(shí)鐘的。這里將采樣深度設(shè)置為128，即共計(jì)可以觀察到到128個(gè)采樣點(diǎn)的數(shù)據(jù)。在setup窗口中雙擊空白地方，彈出如下圖1.5- 6所示界面。

圖1.5- 6??采樣信號(hào)的選取

圖1.5- 6中紅色框表示的是選擇哪一階段的信號(hào)，例如選取的是綜合前或是綜合后的信號(hào)等。因?yàn)榫C合時(shí)軟件會(huì)自動(dòng)進(jìn)行優(yōu)化，有些信號(hào)可能會(huì)找不到。一般會(huì)選擇pre-synthesis或Design Entry(all name)模式，在Nodes Found選擇要觀察的信號(hào)，將其添加到右邊框中即可。

本例中選擇key_col和rst_n信號(hào)來進(jìn)行觀察，如圖1.5- 7所示

圖1.5- 7??選取好采樣信號(hào)

采樣信號(hào)選擇好后即可進(jìn)行觸發(fā)條件的設(shè)置。觀察trigger Conditions一列，key_col的默認(rèn)值為xh（總線型信號(hào)的don’t care），rst_n的默認(rèn)值為don’t care。在trigger Conditions一列中右擊rst_n所在的行，將會(huì)出現(xiàn)6種觸發(fā)條件供工程師選擇。

圖1.5- 8??SignalTap中六種觸發(fā)條件

圖1.5- 8中6種觸發(fā)條件的含義如下：

Don’t Care：表示不關(guān)心，也即任意，此信號(hào)的值不影響觸發(fā)條件；

Low：低電平觸發(fā)；

FallingEdge：下降沿觸發(fā)；

RisingEdge：上升沿觸發(fā)；

High：高電平觸發(fā)；

EitherEdge：雙沿觸發(fā)，即有變化時(shí)觸發(fā)。

此處可以假定為上升沿觸發(fā)，對(duì)key_col也進(jìn)行觸發(fā)條件的設(shè)置，具體設(shè)置如下所示。

圖1.5- 9??設(shè)置上升沿觸發(fā)

圖1.5- 9中設(shè)置的觸發(fā)條件含義為：當(dāng)rst_n為上升沿并且key_col全為高（Fh）時(shí)觸發(fā)。注意，這里多觸發(fā)條件之間默認(rèn)為“與”的關(guān)系，很多讀者可能會(huì)誤認(rèn)為是“或”的關(guān)系。

最后進(jìn)行綜合并下載，點(diǎn)擊“Run Analysis”按鈕后查看結(jié)果。

如果觸發(fā)條件成立，則可在Data窗口觀察到采樣波形，圖1.5- 10是某一工程的采樣結(jié)果，可以看到其采樣波形與modelsim波形相似。點(diǎn)擊波形后可以放大波形進(jìn)行觀看，右擊波形則為縮小波形。

圖1.5- 10??SignalTap采樣信號(hào)波形

第4節(jié) 案例說明

需要看對(duì)應(yīng)的視頻，請(qǐng)點(diǎn)擊視頻編號(hào)：001300000081

1、本視頻通過采用3個(gè)案例介紹詳細(xì)signaltap使用步驟。
2、這是ALTERA的視頻

案例1：

SignalTap的采樣時(shí)鐘不一定是時(shí)鐘信號(hào)，也可以是其他任意的信號(hào)。SignalTap會(huì)在采樣時(shí)鐘的上升沿對(duì)信號(hào)值進(jìn)行捕捉，如果沒有時(shí)鐘上升沿則SignalTap一直處于等待狀態(tài)。

案例2：

觀測(cè)時(shí)可以改變采樣的深度以便觀察到信號(hào)更長(zhǎng)時(shí)刻的值。圖1.5- 11中設(shè)置的深度為128，這意味著一共可以觀察到128個(gè)點(diǎn)的值。如果這一觀察量不夠則可以將其設(shè)置成更大的數(shù)值。但需要注意的是，SignalTap需要使用到FPGA內(nèi)部的RAM資源來保存采樣的數(shù)據(jù)，所以采樣深度越大，需要使用的的RAM就越大，與此同時(shí)占用的FPGA資源也就更多。然而FPGA的資源是有限的，當(dāng)FPGA的內(nèi)部資源不支持設(shè)置采樣點(diǎn)數(shù)所占用的RAM資源數(shù)時(shí)，在編譯時(shí)會(huì)出現(xiàn)報(bào)錯(cuò)提示。

圖1.5- 11??采樣深度設(shè)置

? ??
案例3：

通過設(shè)置segmented參數(shù)可以檢查滿足觸發(fā)條件的次數(shù)。例如，發(fā)現(xiàn)按鍵存在失靈情況時(shí)，為了定位此問題需要檢查按鍵按下的次數(shù)，判斷其是否與捕捉到信號(hào)次數(shù)一致。該操作的主要設(shè)置如下：

1.?將segmented設(shè)置為32；

2.?將捕捉到信號(hào)key_vld拉到顯示窗口，該信號(hào)為1表示捕捉到一個(gè)按鍵。

3.?設(shè)置觸發(fā)條件為：key_vld的上升沿；

4.?按下run鍵，等待觸發(fā)條件滿足；

5.?按下按鍵4次。

6.?按停止捕捉鍵。

如果此時(shí)SignalTap波形界面出現(xiàn)5個(gè)窗口，其中前4個(gè)表示條件滿足捕捉到key_vld的上升沿觸發(fā)條件的窗口，則表示按下按鍵的次數(shù)與捕捉到的次數(shù)一致。否則代表發(fā)生錯(cuò)誤，按鍵存在問題。

? ?案例4：

添加信號(hào)后，如界面中該信號(hào)顯示為紅色，如圖1.5- 12所示，則表示該信號(hào)的捕捉存在問題。

圖1.5- 12

采樣信號(hào)為紅色出現(xiàn)該問題的可能性原因有：

1.? ?該信號(hào)在電路綜合時(shí)被優(yōu)化。

a)? ?雖然該信號(hào)已經(jīng)產(chǎn)生，但其沒有被視為條件進(jìn)行調(diào)用，或者不是輸出信號(hào)。此時(shí)系統(tǒng)認(rèn)為信號(hào)是多余的，因此在綜合時(shí)會(huì)將該信號(hào)優(yōu)化掉。

b)? ?如果該信號(hào)是有用信號(hào)，不應(yīng)該被優(yōu)化掉。則說明電路有BUG，需要工程師去定位錯(cuò)誤。

2.? 組合邏輯信號(hào)一般是捕捉不到的。其解決方法為忽略該信號(hào)，可以將產(chǎn)生該信號(hào)的所有條件都調(diào)用出來，從而推敲結(jié)果是否正確。

? ? 案例5：

圖1.5- 13中包含的一個(gè)案例觸發(fā)條件是：當(dāng)en為下降沿且en_tmp發(fā)生變化。注意，只有在采樣時(shí)鐘上升沿時(shí)捕捉到兩個(gè)條件同時(shí)滿足時(shí)才會(huì)進(jìn)行觸發(fā)。

圖1.5- 13??觸發(fā)條件設(shè)置

圖1.5- 14??信號(hào)波形圖

? 圖1.5- 14所示波形中，在第5時(shí)鐘上升沿時(shí)觀察到en等于1，en_tmp等于1，其不滿足條件。而在第6時(shí)鐘時(shí)捕獲到en的下降沿（之前為1，現(xiàn)在為0）與en_tmp的下降沿（之前為1，現(xiàn)在為0），可以看出第6個(gè)時(shí)鐘滿足觸發(fā)條件。

在線邏輯分析儀是每個(gè)FPGA學(xué)習(xí)開發(fā)者必須熟練掌握的基本工具，是使用FPGA的必備能力之一。針對(duì)SignalTap的使用方法，下面鏈接中提供了6個(gè)訓(xùn)練工程，方便讀者練習(xí)掌握這一工具。

工程訓(xùn)練網(wǎng)址：http://www.fpgabbs.cn/forum.php?mod=viewthread&tid=279