【南郵 | 電工電子基礎(chǔ)實(shí)驗(yàn)A】實(shí)驗(yàn)九（二）譯碼器及應(yīng)用
實(shí)驗(yàn)名稱：譯碼器及其應(yīng)用
設(shè)計(jì)方式：原理圖
難度：?
適用教材：郭宇鋒《電工電子基礎(chǔ)實(shí)驗(yàn)（第2版）》
題目位置：P223 四-1、2
寄語：譯碼器，啟動(dòng)！
本實(shí)驗(yàn)為數(shù)電實(shí)驗(yàn)部分的第一個(gè)實(shí)驗(yàn)，要認(rèn)真聽教師授課，特別是涉及實(shí)驗(yàn)報(bào)告和預(yù)習(xí)報(bào)告寫作的部分。
以下為實(shí)驗(yàn)報(bào)告正文：
譯碼器及應(yīng)用
一、?實(shí)驗(yàn)?zāi)康?/strong>
????????1. 掌握使用ISE 14.7實(shí)現(xiàn)可編程器件設(shè)計(jì)；
????????2. 掌握常用譯碼器的工作原理與邏輯功能。
二、主要儀器設(shè)備及軟件
????????硬件：DGDZ-5型電工電子實(shí)驗(yàn)箱、電腦
????????軟件：ISE 14.7
三、實(shí)驗(yàn)原理（或設(shè)計(jì)過程）
????????譯碼器能將輸入編碼翻譯成輸出控制電平，其中的二進(jìn)制譯碼器能將n位二進(jìn)制碼轉(zhuǎn)換成個(gè)不同狀態(tài)。以2-4線譯碼器為例：
????????其中是使能端，低電平時(shí)有效；
是地址輸入端；
~
是譯碼輸出端。
時(shí)，器件工作，算出輸入的一組二進(jìn)制代碼對應(yīng)的十進(jìn)制數(shù)，以此數(shù)作為下標(biāo)的輸出端被選中（輸出0）。
四、實(shí)驗(yàn)電路圖
五、實(shí)驗(yàn)內(nèi)容和實(shí)驗(yàn)結(jié)果
????1.測試譯碼器D2_4E的邏輯功能
????????進(jìn)行仿真：由圖 四-1所示電路在ISE 14.7中進(jìn)行仿真，使用Force Clock功能，得到如下波形圖：
????????可見當(dāng)E端為低電平時(shí)，譯碼器被禁用，不論輸入什么，輸出結(jié)果全為低電平；當(dāng)E端為高電平時(shí)，以輸入的二進(jìn)制代碼對應(yīng)的十進(jìn)制數(shù)作為下標(biāo)，在對應(yīng)端口輸出高電平。
????????根據(jù)仿真結(jié)果填寫如下表格：
????2.用譯碼器 D3_8E 實(shí)現(xiàn)函數(shù)?? = ∑(,
,
)
????????進(jìn)行仿真：根據(jù)圖 四-2 所示電路在 ISE 14.7 中進(jìn)行仿真，使用 Force?
Clock 功能，得到如下波形圖：
????????可見，只有當(dāng)輸入的二進(jìn)制代碼為 000, 100 或 101 時(shí)，F(xiàn) 才會(huì)輸出 1， 其余輸入均輸出 0，實(shí)現(xiàn)了函數(shù)?? = ∑(??0 ,??4 ,??5 )，可以認(rèn)為設(shè)計(jì)完成。
????????管腳約束：在 Design 視圖下選擇“Implementation”，選中設(shè)計(jì)好的原理 圖，在“User Constraints”菜單下找到并進(jìn)入“I/O Pin Planning (PlanAhead) – Post-Synthesis”，按圖 五-4 所示進(jìn)行管腳約束。完成后選擇所有端口并保存。
????????生成 bit 流文件：雙擊“Generate Programming File”，等待程序完成。
????????下載：雙擊打開“Configure Target Device”，選擇“Boundary Scan”，按右側(cè)空白處提示選擇 Xilinx 設(shè)備，找到上一步生成的“decoder.bit”文件，右鍵選中出現(xiàn)的芯片圖標(biāo)，點(diǎn)擊“Program Flash and Load FPGA”或“Program FPGA Only”，窗口內(nèi)出現(xiàn)“Program Succeeded”則成功將 bit 流文件下載到板子內(nèi)。
????????連接電路：根據(jù)管腳約束表，在實(shí)驗(yàn)箱上搭建電路，如圖 五-5 所示。
????????驗(yàn)收：根據(jù)仿真結(jié)果驗(yàn)證電路是否達(dá)到預(yù)期效果。
六、結(jié)果分析
????????實(shí)驗(yàn)結(jié)果符合預(yù)期，通過教師驗(yàn)收，可以認(rèn)為基本達(dá)到實(shí)驗(yàn)?zāi)康摹?/p>
七、實(shí)驗(yàn)小結(jié)
????????本次實(shí)驗(yàn)我第一次使用 ISE 14.7，而且要運(yùn)用數(shù)電課程的知識，好在實(shí)驗(yàn)過程本身并不復(fù)雜，我很快就完成了原理圖設(shè)計(jì)和仿真測試。但是在下載bit 流文件到板子的時(shí)候程序總是提示失敗，最后發(fā)現(xiàn)使用“Program FPGA Only”時(shí)提示成功，連好電路后也實(shí)現(xiàn)了要求的功能，問題解決了。
正文完。
????????本文是我第一篇數(shù)電實(shí)驗(yàn)報(bào)告，由于寫作時(shí)對實(shí)驗(yàn)報(bào)告寫作規(guī)則還不熟悉，寫的有些簡略。如果有問題或者錯(cuò)漏，歡迎在評論區(qū)指出。
????????祝同學(xué)們實(shí)驗(yàn)順利，美美下班！
