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一、閂鎖效應的概念及產(chǎn)生原因

閂鎖效應指的是在CMOS工藝制作的芯片中，寄生三極管與寄生體電阻形成的電路，在一定條件下，會導致電源與地之間產(chǎn)生大電流，可能會永久損壞芯片。可以由圖一看出，在同時具有NMOS和PMOS管時，P區(qū)和N區(qū)就有條件形成寄生的NPN和PNP三極管，紅色區(qū)域就是一個閂鎖效應的電路。

閂鎖效應的觸發(fā)條件一般是電源或是地線突然來一個大電流脈沖。比如房間里面別的感性上電瞬間（有的電源前面是有變壓器的，當你給他上電的時候，可能會對交流電有電壓上的脈沖干擾）；靜電；電源電壓的波動（熱拔插）。

圖一 閂鎖效應的產(chǎn)生

二、閂鎖效應的等效電路和工作過程

我們可以把閂鎖效應的電路等效成圖二。

它的工作過程如下：
電路要想導通，必須使得R1的電壓PNP的PN結導通。如圖三所示，
（1）當電源來了個電流，使得R1的壓降為0.7V（假設PN結的導通電壓為0.7V），此時PNP導通。

圖三 工作過程1

（2）此時有一個I2流過R2，使得NPN導通。

圖三 工作過程 2

（3）NPN管導通，使得有大電流流過R1，使得PNP管進一步導通，使得R2又產(chǎn)生一個大電流，使得NPN管進一步導通，最后形成一個正反饋，如圖四所示。

圖四 閂鎖效應的正反饋過程

三、閂鎖效應的解決辦法

我們了解了閂鎖效應的工作過程，我們可以得到以下解決思路，第一，降低體電阻阻值，使得電阻無法讓三極管導通。第二，切斷或減少寄生三極管間的聯(lián)系。
閂鎖效應有以下解決方案：
（1） 使用GUARD RING （p+ 環(huán)包圍NMOS良好接地，N+ 環(huán)包圍PMOS并接VDD），降低體電阻的阻值，降低觸發(fā)風險（note：為什么加了guard ring就可以降低體電阻啊？因為與psub的寄生電阻形成并聯(lián)電阻了）。
（2） 如果有可能，NMOS可以遠離PMOS（增大NPN的基區(qū)寬度，使環(huán)路增益小于1）。
（3） 襯底接觸與阱接觸一定要按照DRC規(guī)則做到距離管子源端最近。
（4） 可以在P管和N管之間用接電源的阱做隔離。
（5） 數(shù)字電路的版圖設計尤其小心，門電路每次電平轉換都會產(chǎn)生電流尖峰，GUARD RING 必須有！

總結

以上就是對閂鎖效應的全部介紹，大家可以通過畫版圖來加深印象。你的點贊關注收藏是對作者最大的鼓勵，謝謝！