鏈接：https://pan.baidu.com/s/1bgVpv6olWpXz_ai_AL_WJw?pwd=snny?

提取碼：snny

目錄
譯者的話
原書(shū)前言
第1章引言
1.1納米級(jí)設(shè)計(jì)
1.2什么是STA
1.3為什么要進(jìn)行STA
1.4設(shè)計(jì)流程
1.4.1CMOS數(shù)字設(shè)計(jì)
1.4.2FPGA設(shè)計(jì)
1.4.3異步設(shè)計(jì)
1.5不同階段的STA
1.6STA的局限性
1.7功耗考慮
1.8可靠性考慮
1.9本書(shū)概要
第2章STA概念
2.1CMOS邏輯設(shè)計(jì)
2.1.1基本MOS結(jié)構(gòu)
2.1.2CMOS邏輯門
2.1.3標(biāo)準(zhǔn)單元
2.2CMOS單元建模
2.3電平翻轉(zhuǎn)波形
2.4傳播延遲
2.5波形的轉(zhuǎn)換率
2.6信號(hào)之間的偏移
2.7時(shí)序弧和單調(diào)性
2.8最小和最大時(shí)序路徑
2.9時(shí)鐘域
2.10工作條件
第3章標(biāo)準(zhǔn)單元庫(kù)
3.1引腳電容
3.2時(shí)序建模
3.2.1線性時(shí)序模型
3.2.2非線性延遲模型
3.2.3閾值規(guī)范和轉(zhuǎn)換率減免
IC芯片設(shè)計(jì)中的靜態(tài)時(shí)序分析實(shí)踐目錄3.3時(shí)序模型——組合邏輯單元
3.3.1延遲和轉(zhuǎn)換率模型
3.3.2常用組合邏輯塊
3.4時(shí)序模型——時(shí)序單元
3.4.1同步檢查：建立時(shí)間和保持時(shí)間
3.4.2異步檢查
3.4.3傳播延遲
3.5狀態(tài)相關(guān)的時(shí)序模型
3.6黑箱(Black Box)的接口時(shí)序模型
3.7先進(jìn)時(shí)序建模
3.7.1接收引腳電容
3.7.2輸出電流
3.7.3串?dāng)_噪聲分析模型
3.7.4其他噪聲模型
3.8功耗建模
3.8.1動(dòng)態(tài)功耗
3.8.2漏電功耗
3.9單元庫(kù)中的其他屬性
3.9.1面積規(guī)范
3.9.2功能規(guī)范
3.9.3SDF條件
3.10特征化和工作條件
3.10.1用k系數(shù)來(lái)減免
3.10.2庫(kù)單位
第4章互連寄生參數(shù)
4.1互連線電阻、電感和電容
4.2線負(fù)載模型
4.2.1互連樹(shù)
4.2.2指定線負(fù)載模型
4.3提取的寄生參數(shù)的表示方法
4.3.1詳細(xì)標(biāo)準(zhǔn)寄生參數(shù)格式
4.3.2精簡(jiǎn)標(biāo)準(zhǔn)寄生參數(shù)格式
4.3.3標(biāo)準(zhǔn)寄生參數(shù)交換格式
4.4耦合電容的表示方法
4.5層次化設(shè)計(jì)方法
4.6減少關(guān)鍵線的寄生參數(shù)
第5章延遲計(jì)算
5.1概述
5.1.1延遲計(jì)算的基礎(chǔ)
5.1.2帶有互連線的延遲計(jì)算
5.2使用有效電容的單元延遲
5.3互連線延遲
5.4轉(zhuǎn)換率融合
5.5不同的轉(zhuǎn)換率閾值
5.6不同的電壓域
5.7路徑延遲計(jì)算
5.7.1組合邏輯路徑計(jì)算
5.7.2到觸發(fā)器的路徑
5.7.3多路徑
5.8裕量計(jì)算
第6章串?dāng)_和噪聲
6.1概述
6.2串?dāng)_毛刺分析
6.2.1基礎(chǔ)
6.2.2毛刺的類型
6.2.3毛刺的閾值和傳播
6.2.4多侵害者的噪聲累積
6.2.5侵害者的時(shí)序相關(guān)性
6.2.6侵害者的功能相關(guān)性
6.3串?dāng)_延遲分析
6.3.1基礎(chǔ)
6.3.2正向串?dāng)_和負(fù)向串?dāng)_
6.3.3多侵害者的累積
6.3.4侵害者和受害者的時(shí)序相關(guān)性
6.3.5侵害者和受害者的功能相關(guān)性
6.4考慮串?dāng)_延遲的時(shí)序分析
6.4.1建立時(shí)間分析
6.4.2保持時(shí)間分析
6.5計(jì)算復(fù)雜度
6.6避免噪聲的技術(shù)
第7章配置STA環(huán)境
7.1什么是STA環(huán)境
7.2指定時(shí)鐘
7.2.1時(shí)鐘不確定性
7.2.2時(shí)鐘延遲
7.3生成時(shí)鐘
7.3.1時(shí)鐘門控單元輸出端上的主時(shí)鐘實(shí)例
7.3.2使用invert選項(xiàng)生成時(shí)鐘
7.3.3生成時(shí)鐘的時(shí)鐘延遲
7.3.4典型的時(shí)鐘生成場(chǎng)景
7.4約束輸入路徑
7.5約束輸出路徑
7.6時(shí)序路徑組
7.7外部屬性建模
7.7.1驅(qū)動(dòng)能力建模
7.7.2電容負(fù)載建模
7.8設(shè)計(jì)規(guī)則檢查
7.9虛擬時(shí)鐘
7.10完善時(shí)序分析
7.10.1指定無(wú)效信號(hào)
7.10.2中斷單元內(nèi)部的時(shí)序弧
7.11點(diǎn)對(duì)點(diǎn)約束
7.12路徑分割
第8章時(shí)序驗(yàn)證
8.1建立時(shí)間檢查
8.1.1觸發(fā)器到觸發(fā)器的路徑
8.1.2輸入到觸發(fā)器的路徑
8.1.3觸發(fā)器到輸出的路徑
8.1.4輸入到輸出的路徑
8.1.5頻率直方圖
8.2保持時(shí)間檢查
8.2.1觸發(fā)器到觸發(fā)器的路徑
8.2.2輸入到觸發(fā)器的路徑
8.2.3觸發(fā)器到輸出的路徑
8.2.4輸入到輸出的路徑
8.3多周期路徑
8.4偽路徑
8.5半周期路徑
8.6移除時(shí)間檢查
8.7恢復(fù)時(shí)間檢查
8.8跨時(shí)鐘域的時(shí)序
8.8.1慢速時(shí)鐘域到快速時(shí)鐘域
8.8.2快速時(shí)鐘域到慢速時(shí)鐘域
8.9實(shí)例
8.9.1半周期——例1
8.9.2半周期——例2
8.9.3快速時(shí)鐘域到慢速時(shí)鐘域
8.9.4慢速時(shí)鐘域到快速時(shí)鐘域
8.10多倍時(shí)鐘
8.10.1整數(shù)倍
8.10.2非整數(shù)倍
8.10.3相移
第9章接口分析
9.1IO接口
9.1.1輸入接口
9.1.2輸出接口
9.1.3時(shí)序窗口內(nèi)的輸出變化
9.2SRAM接口
9.3DDR SDRAM接口
9.3.1讀周期
9.3.2寫周期
9.4視頻DAC接口
第10章魯棒性驗(yàn)證
10.1片上變化（OCV）
10.1.1在最差PVT情況下帶有OCV分析
10.1.2保持時(shí)間檢查的OCV
10.2時(shí)序借用
10.2.1沒(méi)有時(shí)序借用的例子
10.2.2有時(shí)序借用的例子
10.2.3有時(shí)序違例的例子
10.3數(shù)據(jù)到數(shù)據(jù)檢查
10.4非時(shí)序路徑檢查
10.5時(shí)鐘門控檢查
10.5.1高電平有效時(shí)鐘門控
10.5.2低電平有效時(shí)鐘門控
10.5.3用多路復(fù)用器進(jìn)行時(shí)鐘門控
10.5.4帶時(shí)鐘反相的時(shí)鐘門控
10.6功耗管理
10.6.1時(shí)鐘門控
10.6.2電源門控
10.6.3多種閾值單元
10.6.4阱偏置
10.7反標(biāo)(Backannotation)
10.7.1SPEF
10.7.2SDF
10.8簽核(Sign-Off)方法
10.8.1工作模式
10.8.2PVT工藝角
10.8.3多模式多工藝角分析
10.9統(tǒng)計(jì)靜態(tài)時(shí)序分析
10.9.1工藝和互連偏差
10.9.2統(tǒng)計(jì)分析
10.10違例路徑的時(shí)序
10.11驗(yàn)證時(shí)序約束
附錄
附錄A新思設(shè)計(jì)約束（SDC）
A.1基礎(chǔ)命令
A.2對(duì)象訪問(wèn)命令
A.3時(shí)序約束
A.4環(huán)境命令
A.5多電壓命令
附錄B標(biāo)準(zhǔn)延遲格式(SDF)
B.1SDF是什么
B.2格式
B.2.1例子
B.3反標(biāo)過(guò)程
B.3.1Verilog HDL
B.3.2VHDL
B.4映射例子
B.4.1傳播延遲
B.4

查看全部↓

前言/序言

原書(shū)前言

時(shí)序(Timing)，時(shí)序，時(shí)序!這是數(shù)字電路工程師在設(shè)計(jì)一塊半導(dǎo)體芯片時(shí)最需要關(guān)注的部分。時(shí)序是什么，它是怎么被描述的，它是怎么被驗(yàn)證(Verify)的?一個(gè)大型數(shù)字設(shè)計(jì)的設(shè)計(jì)團(tuán)隊(duì)可能會(huì)花費(fèi)數(shù)月來(lái)設(shè)計(jì)架構(gòu)，進(jìn)行迭代，以達(dá)到要求的時(shí)序目標(biāo)。除了功能驗(yàn)證外，時(shí)序收斂(Timing Closure)也是一個(gè)里程碑，它決定了一塊芯片什么時(shí)候可以被交付給半導(dǎo)體工廠(Foundry)生產(chǎn)。本書(shū)介紹了如何用STA(Static Timing Analysis，靜態(tài)時(shí)序分析)為納米級(jí)芯片進(jìn)行時(shí)序驗(yàn)證。

本書(shū)的內(nèi)容來(lái)源于我們?cè)趶?fù)雜納米級(jí)芯片時(shí)序驗(yàn)證方面多年的工作經(jīng)驗(yàn)。我們咨詢了很多工程師，嘗試去了解STA的各個(gè)方面以及相應(yīng)的背景。不幸的是，現(xiàn)在沒(méi)有一本書(shū)可以讓工程師馬上了解STA的具體細(xì)節(jié)。芯片工程師缺少時(shí)序相關(guān)的參考指南，就是那種涵蓋從基礎(chǔ)知識(shí)到先進(jìn)時(shí)序驗(yàn)證方法的資料。

本書(shū)的目的是為STA領(lǐng)域的初學(xué)者以及資深工程師提供一本參考書(shū)。本書(shū)既介紹了根本的理論背景，也深入介紹了如何用STA進(jìn)行時(shí)序驗(yàn)證。本書(shū)涵蓋的知識(shí)點(diǎn)包括：?jiǎn)卧獣r(shí)序(Cell Timing)、互連線(Interconnect)、時(shí)序計(jì)算(Timing Calculation)以及串?dāng)_(Crosstalk)，這些都能影響納米級(jí)芯片的時(shí)序。本書(shū)介紹了時(shí)序信息是如何存儲(chǔ)在單元庫(kù)(Cell Libraries)中的，這些庫(kù)又是如何被綜合工具(Synthesis Tools)和 STA工具用來(lái)計(jì)算和驗(yàn)證時(shí)序的。

本書(shū)所講述的主題包括了CMOS(Complementary Metal Oxide Semiconductor，互補(bǔ)金屬氧化物半導(dǎo)體)邏輯門(Logic Gates)、單元庫(kù)(Cell Library)、時(shí)序弧(Timing Arcs)、波形轉(zhuǎn)換率(Waveform Slew)、單元電容(Cell Capacitance)、時(shí)序模型(Timing Modeling)、互連線寄生參數(shù)(Interconnect Parasitic)及耦合效應(yīng)(Coupling)、布局前后(Pre-Layout and Post-Layout)的互連線模型、延遲計(jì)算(Delay Calculation)、用來(lái)分析內(nèi)部時(shí)序路徑和IO(Input/Output，輸入輸出)接口的時(shí)序約束規(guī)范(Specification)，還包括了先進(jìn)模型的概念，比如CCS(Composite Current Source，復(fù)合電流源)時(shí)序和噪聲模型，包括動(dòng)態(tài)功耗和漏電功耗的功耗模型，以及串?dāng)_效應(yīng)對(duì)時(shí)序和噪聲的影響。

STA從簡(jiǎn)單塊(Block)的驗(yàn)證開(kāi)始，這對(duì)剛進(jìn)入本領(lǐng)域的新人很有用。然后會(huì)涉及復(fù)雜納米級(jí)設(shè)計(jì)所用到的概念，比如OCV(On-Chip Variation，片上變化)的模型、門控時(shí)鐘(Clock Gating)、半周期(Half-Cycle)和多周期(Multicycle)路徑、偽路徑(False Paths)，以及源同步（Source Synchronous）IO接口時(shí)序，比如DDR(Double Data Rate,雙倍數(shù)據(jù)速率)存儲(chǔ)器接口。本書(shū)詳細(xì)介紹了如何在不同工藝、環(huán)境以及互連線工藝角(Corner)下進(jìn)行時(shí)序分析；層次化(Hierarchical)設(shè)計(jì)方法所需要的全局時(shí)序驗(yàn)證和層次化模塊時(shí)序驗(yàn)證；如何建立時(shí)序分析環(huán)境以及多個(gè)具體的時(shí)序分析案例；時(shí)序檢查是如何進(jìn)行的，并提供了幾個(gè)常用的場(chǎng)景(Scenarios)來(lái)幫助說(shuō)明這一概念。也對(duì)MMMC(Multi-Mode Multi-Corner，多模式多工藝角)分析、功耗管理(Power Management)，以及統(tǒng)計(jì)時(shí)序分析(Statistical Timing Analyses)進(jìn)行了介紹。

本書(shū)在附錄部分提供了一些背景參考資料。這些資料完整介紹了幾種常用格式：SDC(Synopsys Design Constraints，新思設(shè)計(jì)約束)、SDF(Standard Delay Format，標(biāo)準(zhǔn)延遲格式)，以及SPEF(Standard Parasitic Exchange Format，標(biāo)準(zhǔn)寄生交換格式原文中將SPEF解釋為Standard Parasitic Extraction Format，但根據(jù)IEEE Std 1481-1999,應(yīng)為Standard Parasitic Exchange Format。譯文中將全部采用Standard Parasitic Exchange Format?！g者注)。本書(shū)也介紹了這些格式是如何為STA提供時(shí)序分析所需信息的。SDF提供了單元延遲和互連線延遲。SPEF提供寄生參數(shù)信息，也就是設(shè)計(jì)中所有線的電阻電容網(wǎng)絡(luò)。SDF和SPEF都是行業(yè)標(biāo)準(zhǔn)，也都有詳細(xì)介紹。SDC格式被用來(lái)提供時(shí)序規(guī)范或者待分析設(shè)計(jì)的約束。這包括進(jìn)行分析的環(huán)境的規(guī)范。SDC是事實(shí)上的描述時(shí)序規(guī)范的行業(yè)標(biāo)準(zhǔn)。
IC芯片設(shè)計(jì)中的靜態(tài)時(shí)序分析實(shí)踐原 書(shū) 前 言本書(shū)的目標(biāo)讀者包括芯片設(shè)計(jì)以及ASIC(Application-Specific Integrated Circuit，專用集成電路)時(shí)序驗(yàn)證的專業(yè)人士，也包括在邏輯和芯片設(shè)計(jì)領(lǐng)域的學(xué)生。無(wú)論是剛接觸STA的初學(xué)者，還是熟知STA的專業(yè)人士，都可以使用本書(shū)，因?yàn)楸緯?shū)涵蓋了很廣的知識(shí)范圍。本書(shū)旨在用易讀易懂的解釋，搭配圖表的詳細(xì)時(shí)序報(bào)告，來(lái)介紹時(shí)序分析的方方面面。
本書(shū)可以作為具有數(shù)字邏輯設(shè)計(jì)背景知識(shí)的工程師的時(shí)序驗(yàn)證課程的教材，也可以作為高校數(shù)字邏輯設(shè)計(jì)課程的第2本教科書(shū)，學(xué)生可以從中學(xué)習(xí)STA的基礎(chǔ)知識(shí)并把它運(yùn)用到課程里的任意邏輯設(shè)計(jì)上。

本書(shū)特別強(qiáng)調(diào)并詳細(xì)解釋了所有相關(guān)的基礎(chǔ)概念，我們相信這些基礎(chǔ)概念是學(xué)習(xí)更復(fù)雜知識(shí)的基礎(chǔ)。本書(shū)既介紹了理論背景，也用相關(guān)的納米級(jí)設(shè)計(jì)的真實(shí)案例說(shuō)明了STA的實(shí)際操作方法，希望為工程師和學(xué)生填補(bǔ)該領(lǐng)域的空白。
雖然本書(shū)主要介紹的是CMOS數(shù)字同步設(shè)計(jì)，但是，這些基本原理也可以應(yīng)用到其他相關(guān)的設(shè)計(jì)上，比如FPGA和異步設(shè)計(jì)等。

本書(shū)架構(gòu)

本書(shū)先介紹基礎(chǔ)的概念，再引入更復(fù)雜的知識(shí)點(diǎn)：以基礎(chǔ)的時(shí)序概念作為開(kāi)始，然后是常用的庫(kù)模型和延遲計(jì)算方法，接著是納米級(jí)設(shè)計(jì)的噪聲和串?dāng)_的處理方法；詳細(xì)的背景介紹完之后，會(huì)介紹使用STA進(jìn)行時(shí)序驗(yàn)證的幾個(gè)關(guān)鍵知識(shí)點(diǎn)；最后兩章會(huì)介紹更高階的話題，包括特殊IO接口的驗(yàn)證、門控時(shí)鐘、時(shí)序借用(Time Borrowing)、功耗管理、多工藝角時(shí)序驗(yàn)證，以及統(tǒng)計(jì)時(shí)序分析。
第1章介紹了什么是STA以及它是怎么用來(lái)時(shí)序驗(yàn)證的。功耗和可靠性也要在STA中考慮。第2章介紹了CMOS邏輯的基礎(chǔ)知識(shí)以及STA相關(guān)的術(shù)語(yǔ)。

第3章介紹了時(shí)序相關(guān)信息是如何存儲(chǔ)在常見(jiàn)的庫(kù)單元(Library Cell)中的。雖然1個(gè)庫(kù)單元包含很多屬性，但本章只專注于那些和時(shí)序、串?dāng)_以及功耗分析相關(guān)的屬性。在納米級(jí)工藝中，互連線對(duì)時(shí)序的影響占支配地位。第4章概括介紹了互連寄生參數(shù)的各種建模技術(shù)和表示方法。

第5章解釋了在布局前后的時(shí)序驗(yàn)證中，單元延遲(Cell Delay)和路徑延遲(Path Delay)是如何計(jì)算的。它擴(kuò)展了之前章節(jié)提到的概念以得到整個(gè)設(shè)計(jì)的時(shí)序。
在納米級(jí)工藝中，串?dāng)_在設(shè)計(jì)的信號(hào)完整性(Signal Integrity)方面扮演了重要的角色。相關(guān)的噪聲和串?dāng)_分析，也就是毛刺分析和串?dāng)_分析，這些內(nèi)容在第6章有介紹。這些技術(shù)被用來(lái)確保ASIC在時(shí)序方面有足夠的魯棒性。

第7章是后續(xù)章節(jié)的必要準(zhǔn)備。它介紹了時(shí)序分析的環(huán)境是如何配置的，以及如何指定時(shí)鐘、IO特性、偽路徑以及多周期路徑。第8章介紹了時(shí)序檢查，它是多種時(shí)序分析方法中的一部分。這包括了建立時(shí)間、保持時(shí)間、異步時(shí)鐘恢復(fù)時(shí)間檢查以及移除時(shí)間檢查。這些時(shí)序檢查是為了確保待分析設(shè)計(jì)的時(shí)序得到全面的驗(yàn)證。

第9章的重點(diǎn)在特殊接口的時(shí)序驗(yàn)證。比如源同步(Source Synchronous)和存儲(chǔ)器接口(包括DDR接口)。其他進(jìn)階的且重要的知識(shí)點(diǎn)，如時(shí)序借用、層次化設(shè)計(jì)、功耗管理，以及統(tǒng)計(jì)時(shí)序分析都在第10章有介紹。

SDC格式在附錄A中有介紹。該格式被用來(lái)指定設(shè)計(jì)的時(shí)序約束。附錄B用一些實(shí)例詳細(xì)描述了延遲是如何被反標(biāo)(Back-annotated)的。該格式用ASCII(American Standard Code for Information Interchange，美國(guó)信息交換標(biāo)準(zhǔn)代碼)的格式記錄設(shè)計(jì)的延遲。該格式被很多工具支持。附錄C介紹了SPEF格式，該格式用來(lái)描述設(shè)計(jì)的寄生電阻和寄生電容。
所有時(shí)序報(bào)告都是用PrimeTime生成的，這是來(lái)自Synopsys公司的STA工具。

致謝
我們要向eSilicon公司致以誠(chéng)摯的感謝，給我們這個(gè)機(jī)會(huì)完成本書(shū)。
我們也要向那些在審查初稿時(shí)提供了大量寶貴建議的人們致以誠(chéng)摯的感謝，他們是
Kit-Lam Cheong，Ravi Kurlagunda，Johnson Limqueco，Pete Jarvis，Sanjana Nair，Gilbert Nguyen，Chris Papademetrious，Pierrick Pedron，Hai Phuong，Sachin Sapatnekar，Ravi Shankar，Chris Smirga，Bill Tuohy，Yeffi Vanatta，and Hormoz Yaghutiel。
他們珍貴的反饋意見(jiàn)極大地提高了本書(shū)的質(zhì)量和有效性。

最后也是最重要的，我們要感謝我們的家庭，感謝他們對(duì)我們寫作本書(shū)的支持。

Rakesh Chadha博士
J.Bhasker博士

查看全部↓